[發明專利]具有記憶功能背景抑制結構的讀出集成電路

有效

• 申請號: 201410020965.7
• 申請日: 2014-01-17
• 公開（公告）號: CN103852174A
• 公開（公告）日: 2014-06-11
• 發明（設計）人: 郝立超;丁瑞軍;黃愛波;陳洪雷;張君玲
• 申請（專利權）人: 中國科學院上海技術物理研究所
• 主分類號: G01J5/24
• 分類號: G01J5/24
• 代理公司: 上海新天專利代理有限公司 31213
• 代理人: 郭英

1.一種具有記憶功能背景抑制結構的讀出集成電路，它由背景抑制電路模塊、SBDI前置輸入級模塊、采樣保持電路模塊、電流鏡像電路模塊、單位增益輸出級模塊和時序控制電路模塊構成；其模塊特征在于：

所述的背景抑制電路模塊其結構包括簡單鏡像電路、3個記憶電容、記憶管和4個MOS管控制開關，其中所述的簡單鏡像電路有一對寬長比為2：1和1：1的NMOS管與一對寬長比為5：1和1：1的PMOS管構成；所述的3個記憶電容是500fF、50fF和500fF三個NW電容，它們首尾相連形成環狀，二個500fF記憶電容相連端接電源VDD；所述的記憶管采用寬長比為4：3的PMOS管，它的源極S端與簡單鏡像電路的輸出端相連，漏極D端與控制開光相連，柵極G端與一個500fF與50fF的相連端相接；所述的4個MOS管控制開關是兩對由一個NMOS管和一個PMOS虛擬管構成的開關，其中NMOS管φ₁和PMOS虛擬管構成的控制開關一端連接記憶管的柵極G端，另一端連接記憶管的漏極D端，NMOS管φ₂和PMOS虛擬管構成的控制開關一端連接第二個500fF與50fF記憶電容的相接端，另一端連接記憶管的漏極D端；

所述的SBDI前置輸入級模塊采用共享緩沖直接注入電路結構，由Mg0～Mg7八個共享MOS管和Mg8～Mg19十二個各像元單獨使用的MOS管構成SBDI輸入級模塊的負反饋運放，所述的共享緩沖直接注入電路中的積分電容采用NW電容；

讀出集成電路的連接關系為：由SBDI前置輸入級模塊采集探測器電流信號，經連接通道I的電流鏡像電路模塊與背景抑制電路模塊相連，并經通道II反饋至SBDI前置輸入級模塊的輸入端；后續連接采樣保持電路模塊、單位增益輸出級模塊兩個模塊，對信號進行采樣、保持、放大處理。時序控制電路模塊直接與SBDI前置輸入級模塊、采樣保持電路模塊、單位增益輸出級模塊相連，通過控制總線直接控制這三個模塊，并通過這三個模塊間接控制背景抑制電路模塊。