[發明專利]一種晶圓接合質量的檢測結構及檢測方法

有效

• 申請號: 201410012656.5
• 申請日: 2014-01-10
• 公開（公告）號: CN104779238B
• 公開（公告）日: 2018-08-21
• 發明（設計）人: 戚德奎;陳政;李新
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L21/66
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

本發明涉及一種晶圓接合質量的檢測結構及檢測方法，在所述檢測結構中，底部晶圓通過底部金屬層、底部焊盤以及位于兩者之間的底部通孔形成互聯結構，作為所述測試結構的下半部分，在頂部晶圓中所述頂部焊盤和頂部金屬層以及位于兩者之間的頂部通孔形成互聯結構，作為測試結構的上半部分，所述頂部金屬層作為測試焊盤，在頂部晶圓減薄后，將測試焊盤開口開在頂部晶圓的頂部金屬層上。測試結構由3部分組成，左右兩側的測試結構分別為第一測試目標和第二測試目標，中間的結構主要起引線作用，測試結構為對稱結構，使通路中除了測試目標外其它額外電阻相等，本發明所述測試結構種簡單而有效的，解決了在3D IC中Cu?Cu接合電阻Rc不能精確測試的問題。

技術領域

本發明涉及半導體領域，具體地，本發明涉及一種晶圓接合質量的檢測結構及檢測方法。

背景技術

在電子消費領域，多功能設備越來越受到消費者的喜愛，相比于功能簡單的設備，多功能設備制作過程將更加復雜，比如需要在電路版上集成多個不同功能的芯片，因而出現了3D集成電路（integrated circuit，IC）技術，3D集成電路（integrated circuit，IC）被定義為一種系統級集成結構，將多個芯片在垂直平面方向堆疊，從而節省空間，各個芯片的邊緣部分可以根據需要引出多個引腳，根據需要利用這些引腳，將需要互相連接的的芯片通過金屬線互聯，但是上述方式仍然存在很多不足，比如堆疊芯片數量較多，而且芯片之間的連接關系比較復雜，那么就會需要利用多條金屬線，最終的布線方式比較混亂，而且也會導致體積增加。

3D IC是將原裸晶尺寸的處理器晶片、可程式化邏輯閘(FPGA)晶片、記憶體晶片、射頻晶片(RF)或光電晶片，打薄之后直接疊合，并透過TSV鉆孔連接。在3D IC立體疊合技術，硅通孔(TSV)、中介板(Interposer)等關鍵技術／封裝零組件的協助下，在有限面積內進行最大程度的晶片疊加與整合，進一步縮減SoC晶片面積／封裝體積并提升晶片溝通效率。

因此，晶圓水平上的Cu-Cu接合（Wafer level Cu-Cu bonding）作為3DIC中的一項關鍵技術，目前還處在研發階段，如何有效的在線檢測接合（bonding）的質量和良率，如何精確測量接合電阻（R_bonding），是目前研發的一個重點。尤其是在3D CIS等高端產品上的應用，接合的密度很高（一個像素需要至少一個接合-bonding），有效簡單的在線檢測方法顯得尤其重要。

目前晶圓水平上的Cu-Cu接合（wafer level Cu-Cu bonding）的質量檢測主要采用傳統的電阻鏈（Rc chain）的方式來測試，如圖1所示，但傳統的電阻鏈（Rc chain）測試中的Rc包含了接合處（bonding），金屬層metal，通孔（Via）的阻值，Rc=R_bonding+R_Via+R_metal，而正常的接合（bonding）帶來的阻值在Rc中占的比例較小，只有當接合質量（bonding quality）較差的時候能夠定性的反應出接合（bonding）的質量，而不能夠精確的測出接合（bonding）本身的接觸電阻，也不能準確的反應出接合（bonding）的質量。

雖然現有技術中存在對晶圓水平上的Cu-Cu接合（wafer level Cu-Cubonding）的質量檢測的檢測結構，但是仍存在各種不足，如何有效的在線檢測接合（bonding）的質量和良率，如何精確測量接合電阻R_bonding成為現在亟需解決的問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

本發明為了克服目前存在問題，提供了一種晶圓接合質量的檢測結構，所述結構包括：