[發(fā)明專利]一種存儲(chǔ)裝置及其制造方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201410008650.0
• 申請(qǐng)日: 2014-01-06
• 公開（公告）號(hào): CN103915441A
• 公開（公告）日: 2014-07-09
• 發(fā)明（設(shè)計(jì)）人: 呂函庭
• 申請(qǐng)（專利權(quán)）人: 旺宏電子股份有限公司
• 主分類號(hào): H01L27/115
• 分類號(hào): H01L27/115;H01L21/8247
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 任巖

技術(shù)領(lǐng)域

本發(fā)明是關(guān)于高密度存儲(chǔ)裝置，特別是關(guān)于多層存儲(chǔ)單元平面排列于其中，以提供一三維(3D)陣列的一種存儲(chǔ)裝置及其制造方法。

背景技術(shù)

隨著集成電路中裝置的臨界尺寸縮小至常見的存儲(chǔ)單元技術(shù)的界限，設(shè)計(jì)者一直在尋找用以疊層多個(gè)存儲(chǔ)單元平面的技術(shù)，以達(dá)到更大的儲(chǔ)存容量，并降低每位的成本。舉例而言，Lai等人(Lai，et?a1.，“A?Multi-Layer?Stackable?Thin-Film?Transistor(TFT)NAND-Type?Flash?Memory,”IEEE?Int′l?Electron?Devices?Meeting，11-13Dec.2006)及Jung等人(Jung?et?a1.，“Three?Dimensionally?Stacked?NAND?Flash?Memory?Technology?Using?Stacking?Single?Crystal?Si?Layers?on?ILD?and?TANOS?Structure?for?Beyond30nm?Node,”IEEE?Int′l?Electron?Devices?Meeting，11-13Dec.2006)將薄膜晶體管技術(shù)應(yīng)用于電荷捕捉存儲(chǔ)器技術(shù)。

此外，Johnson等人(Johnson?et?al.，“512-Mb?PROM?With?a?Three-Dimensional?Array?of?Diode／Anti-fuse?Memory?cells,”IEEE?J.of?Solid-State?Circuits，vol.38，no.11，Nov.2003)已將交點(diǎn)陣列技術(shù)(cross-point?array?technique)應(yīng)用于反熔絲型存儲(chǔ)器(anti-fuse?memory)。在Johnson等人敘述的設(shè)計(jì)中，是提供字線及位線的多個(gè)層，其中存儲(chǔ)元件位于交點(diǎn)。存儲(chǔ)元件包括一P+多晶硅陽極及一N-多晶硅陰極，多晶硅陽極連接至字線，N-多晶硅陰極連接至位線，陽極與陰極是由反熔絲型材料分隔。

在Lai等人、Jung等人及Johnson等人所述的工藝中，對(duì)于各存儲(chǔ)層具有多個(gè)關(guān)鍵性的光刻(lithography)步驟。如此一來，制造裝置所需的關(guān)鍵性光刻步驟的數(shù)目是因?qū)嵭械膶訑?shù)而加乘。于是，雖然使用三維陣列而達(dá)成較高密度的好處，較高的制造成本限制了此一技術(shù)的使用。

Tanaka等人(Tanaka?et?al.，“Bit?Cost?Scalable?Technology?with?Punch?and?Plug?Process?for?Ultra?High?density?Flash?Memory,”2007Symposium?on?VLSI?Technology?Digest?of?Technical?Papers，12-14June2007，pages14-15)敘述了另一種于電荷捕捉存儲(chǔ)器技術(shù)中提供垂直反及(NAND)存儲(chǔ)單元的結(jié)構(gòu)。Tanaka等人所敘述的結(jié)構(gòu)包含一具有以類似于與非門極的方式運(yùn)作的垂直通道的多柵極場效應(yīng)晶體管結(jié)構(gòu)，使用硅-氧-氮-氧-硅(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)電荷捕捉技術(shù)，以于每個(gè)柵極／垂直通道接口建立一儲(chǔ)存點(diǎn)(storage?site)。此一存儲(chǔ)結(jié)構(gòu)是以安排作為多柵極存儲(chǔ)單元的垂直通道的一半導(dǎo)體材料柱(pillar)為基礎(chǔ)，具有鄰接于襯底的一下方選擇柵極，及在頂部的一上方選擇柵極。多個(gè)水平控制柵極是使用與柱相交的平面電極層形成。用于控制柵極的平面電極層不需要關(guān)鍵性的光刻技術(shù)，從而節(jié)省成本。然而，各個(gè)垂直存儲(chǔ)單元需要許多關(guān)鍵性的光刻步驟。并且，依此方式可層疊的控制柵極有數(shù)目限制，由垂直通道的導(dǎo)電性及所使用的寫入和擦除處理等之類的因素所決定。

希望提供一種低成本的用于三維集成電路存儲(chǔ)器的陣列，包含可信且微小的存儲(chǔ)元件。

發(fā)明內(nèi)容

一種存儲(chǔ)裝置，包含多個(gè)存儲(chǔ)單元的多個(gè)反及串行的一陣列。此一裝置包含一集成電路襯底及多個(gè)疊層，疊層由絕緣材料分隔的多個(gè)導(dǎo)電條構(gòu)成，疊層包含導(dǎo)電條的至少一底部平面、導(dǎo)電條的多個(gè)中間平面及導(dǎo)電條的一頂部平面。

多個(gè)位線結(jié)構(gòu)是正交排列于多個(gè)疊層上方并具有與疊層共形的多個(gè)表面，位線結(jié)構(gòu)包含多個(gè)疊層間半導(dǎo)體體元件位于疊層之間，及多個(gè)鏈接元件位于疊層上方并連接疊層間半導(dǎo)體體元件。存儲(chǔ)裝置包含多個(gè)串行選擇開關(guān)及多個(gè)參考選擇開關(guān)，串行選擇開關(guān)位于疊層間半導(dǎo)體體元件與導(dǎo)電條的頂部平面之間的多個(gè)接口區(qū)域，參考選擇開關(guān)位于疊層間半導(dǎo)體體元件與導(dǎo)電條的底部平面之間的多個(gè)接口區(qū)域。