[發明專利]用于后段(BEOL)互連的減數法自對準過孔和插塞圖案化

有效

• 申請號: 201380079168.X
• 申請日: 2013-09-27
• 公開（公告）號: CN105493250B
• 公開（公告）日: 2018-12-18
• 發明（設計）人: R·L·布里斯托爾;F·格瑟特萊恩;R·E·申克爾;P·A·尼許斯;C·H·華萊士;俞輝在
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L21/3205
• 分類號: H01L21/3205;H01L21/28
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 陳松濤;王英

本發明描述了用于后段(BEOL)互連的減數法自對準過孔和插塞圖案化。在實施例中，用于集成電路的互連結構包括設置在基板上方的互連結構的第一層。第一層包括第一方向上的交替的金屬線和電介質線的第一格柵。電介質線的最高表面高于金屬線的最高表面。互連結構還包括設置在互連結構的第一層上方的互連結構的第二層。第二層包括第二方向上的交替的金屬線和電介質線的第二格柵，第二方向垂直于第一方向。電介質線的最低表面低于金屬線的最低表面。第二格柵的電介質線與第一格柵的電介質線重疊并接觸，但第二格柵的電介質線與第一格柵的電介質線不同。第一格柵的金屬線與第二格柵的金屬線間隔開。

技術領域

本發明的實施例屬于半導體結構和處理的領域，并且具體來說，屬于用于后段(BEOL)互連的自對準過孔和插塞圖案化的領域。

背景技術

在過去的幾十年里，集成電路中的特征的縮放已經成為日益增長的半導體產業背后的驅動力。縮放至越來越小的特征實現了半導體芯片的有限基板面(real estate)上的功能單元的密度增大。例如，縮小的晶體管尺寸允許在芯片上含有更大數量的存儲器或邏輯器件，從而為產品的制作提供增大的容量。然而，對不斷增大的容量的驅動并不是沒有問題的。對每個器件的性能進行優化的必要性變得越來越重要。

集成電路通常包括導電的微電子結構(在本領域中公知為過孔)，以將過孔上方的金屬線或其它互連電連接到過孔下方的金屬線或其它互連。通常通過光刻工藝形成過孔。代表性地，光致抗蝕劑層可以旋涂在電介質層之上，可以通過圖案化掩模使光致抗蝕劑層暴露于圖案化的光化輻射，并且隨后，可以對暴露的層進行顯影以在光致抗蝕劑層中形成開口。接下來，可以通過使用光致抗蝕劑層中的開口作為蝕刻掩模來在電介質層中蝕刻用于過孔的開口。該開口被稱為過孔開口。最后，可以用一種或多種金屬或其它導電材料來填充過孔開口以形成過孔。

過去，過孔的大小和間隔已經逐步減小，并且預期在將來，對于至少一些類型的集成電路(例如，高級微處理器、芯片組部件、圖形芯片等)，過孔的大小和間隔將持續逐步減小。過孔大小的一個量度是過孔開口的臨界尺寸。過孔間隔的一個量度是過孔間距。過孔間距表示最接近的相鄰過孔之間的中心到中心的距離。

當通過這種光刻工藝來將具有極小間距的極小過孔圖案化時，它們本身呈現了若干挑戰，尤其是在間距約為70納米(nm)或更小和/或過孔開口的臨界尺寸約為35nm或更小時。一個這種挑戰是過孔與上層互連之間的重疊、以及過孔與下層的著陸互連(landinginterconnect)之間的重疊通常需要被控制為過孔間距的四分之一的數量級上的高容差。隨著過孔間距隨著時間的推移而不斷縮小，重疊容差趨向于隨之以比光刻設備能夠保持的速率更大的速率進行縮放。

另一個這種挑戰是過孔開口的臨界尺寸通常趨向于比光刻掃描儀的分辨能力更快地縮放。存在用于縮小過孔開口的臨界尺寸的縮小技術。然而，縮小的量趨向于受到最小過孔間距以及縮小工藝的能力的限制，以充分地達到光學鄰近校正(OPC)中性線，并且不會顯著損害線寬粗糙度(LWR)和/或臨界尺寸一致性(CDU)。

又一個這種挑戰是光致抗蝕劑的LWR和/或CDU特性通常需要隨著過孔開口的臨近尺寸的減小而提高，以保持臨界尺寸預算的相同的整體分數。然而，當前，大部分光致抗蝕劑的LWR和/或CDU特性并不像過孔開口的臨界尺寸減小那樣迅速地提高。

再一個這種挑戰是極小的過孔間距通常趨向于甚至低于極紫外線(EUV)光刻掃描儀的分辨能力。因此，通常可以使用兩個、三個、或者更多不同的光刻掩模，而這趨向于增加成本。在某一時刻，如果間距持續減小，那么即使利用多個掩模也不可能使用EUV掃描儀來打印用于這些極小間距的過孔開口。

因此，過孔制造技術領域需要改進。

附圖說明

圖1A-1N示出了根據本發明的實施例的表示減數法自對準過孔和插塞圖案化的方法中的各種操作的集成電路層的部分，其中：