[發明專利]可編程邏輯電路中硬件加速器鏡像的測試與修復

在審

• 申請號: 201380073319.0
• 申請日: 2013-02-19
• 公開（公告）號: CN105009005A
• 公開（公告）日: 2015-10-28
• 發明（設計）人: E·克魯格里克
• 申請（專利權）人: 英派爾科技開發有限公司
• 主分類號: G05B19/05
• 分類號: G05B19/05
• 代理公司: 北京市鑄成律師事務所 11313
• 代理人: 孟銳

本文中描述的技術一般包括用于可編程邏輯電路中的硬件加速器鏡像的測試和修復的方法。在包括多個可編程邏輯電路的處理器芯片中，通過用復制的硬件加速器鏡像對測試電路編程以及使測試電路處于與第一可編程邏輯電路相同的邏輯狀態，來測試被編程到第一可編程邏輯電路中的硬件加速器鏡像。將來自第一可編程邏輯電路的輸出和來自測試電路的輸出進行比較表明被編程到第一可編程邏輯電路中的硬件加速器鏡像的精度。測試電路可以取代第一可編程邏輯電路，或者測試電路可被重新編程，用來測試被編程到處理器芯片的其他可編程邏輯電路中的其他硬件加速器鏡像。

背景技術

除非在此處進行說明，否則此處所描述的材料不是本申請權利要求的現有技術并且不因包含在該部分中而承認是現有技術。

根據莫爾定律，實際上并入集成電路中的晶體管的數量每兩年近似加倍。該趨勢已經持續了多半個世紀且預期繼續直至至少2015年或2020年。然而，僅僅將更多的晶體管添加到單線程處理器中不再能產生明顯更快的處理器。相反，提高的系統性能是通過在單個芯片上集成多個處理器核而創建芯片多處理器以及在芯片多處理器的多個處理器核之間共享進程來達到的。但是，即使是這種方法，也有局限性。

隨著每個接連的進程產生，由于對與功率使用和散熱有關的閾值電壓調節的限制，能夠主動切換的芯片的百分比下降。因此，在有較少的進程產生時，芯片多處理器一次僅能夠以全頻率利用很小一部分的硅片。這種“利用率壁壘(utilization wall)”將阻礙大量的多核處理器有效地一次采用比小子集多的核，這逐漸損害了建造高核計數處理器的使用。另外，移動計算設備的擴展使用使得在多核處理器極其期望的最小功率下執行復雜代碼。

硬件加速器提供了利用最小功率滿足對最大性能的需求的最佳解決方案。硬件加速器通常包括與計算設備的中央處理單元分離的邏輯電路，并且用來比在通用的中央處理單元上運行的軟件中所可能的更快地執行某些功能。為此目的，硬件加速器可以是可編程的而允許專用于特定的任務或功能，并且由軟件、硬件和固件的組合構成。通常，硬件加速器被設計為計算上增強的軟件代碼，并且能夠從諸如浮點加速器的小功能單元變化到諸如圖形處理單元的大功能塊。

概述

依照本公開的至少一些實施例，一般地描述了一種用于在處理器中的多個可編程邏輯電路中的一個上實現加速器程序的方法。本文所描述的示例方法可以包括：將與應用相關聯的輸入提供給用與應用相關聯的加速器程序編程的所述處理器的第一可編程邏輯電路，以及監控由于提供所述輸入所得到的來自所述第一可編程邏輯電路的輸出，其中來自所述第一可編程邏輯電路的輸出由處理器用來運行應用。一些示例的方法可以包括：將輸入提供給用加速器程序編程的所述處理器的第二可編程邏輯電路，以及監控由于將輸入提供給第二可編程邏輯電路所得到的來自第二可編程邏輯電路的輸出。在一些示例中，將來自第一可編程邏輯電路的輸出與來自第二可編程邏輯電路的輸出進行比較。基于輸出的比較，來自第二可編程邏輯電路的輸出可用來運行應用。

依照本公開的至少一些實施例，一般地描述了用于在處理器中的多個可編程邏輯電路上實現加速器程序的方法。本文所描述的示例性的方法可以包括：將與應用相關聯的輸入提供給用與應用相關聯的加速器程序編程的處理器的第一可編程邏輯電路，以及監控由于提供輸入所得到的來自第一可編程邏輯電路的輸出，其中來自第一可編程邏輯電路的輸出由處理器用來運行應用。一些示例性的方法還可以包括：將輸入提供給用加速器程序編程的處理器的第二可編程邏輯電路，以及監控由于將輸入提供給第二可編程邏輯電路所得到的來自所述第二可編程邏輯電路的輸出。在一些示例中，將來自第一可編程邏輯電路的輸出與來自第二可編程邏輯電路的輸出進行比較。基于輸出的比較，第二可編程邏輯電路可用不同的加速器程序編程。