[發(fā)明專利]用于SKEIN256SHA3算法的處理器、方法、數據處理系統(tǒng)和設備

有效

• 申請?zhí)枺?/td>: 201380045248.3
• 申請日: 2013-06-14
• 公開（公告）號: CN104583940B
• 公開（公告）日: 2017-08-11
• 發(fā)明（設計）人: G·M·沃爾里齊;K·S·雅普;V·戈帕爾
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/30
• 分類號: G06F9/30
• 代理公司: 上海專利商標事務所有限公司31100
• 代理人: 毛力

1.一種處理器，包括：

指令解碼器，所述指令解碼器用于接收并解碼第一指令，所述第一指令作為單條指令用于執(zhí)行第一SKEIN256MIX-PERMUTE操作，所述第一指令具有：操作碼；第一操作數，指示與用于存儲多個奇數字的第一存儲位置相關聯的第一地址；第二操作數，指示與用于存儲多個偶數字的第二存儲位置相關聯的第二地址；以及第三操作數，指示與第三存儲位置相關聯的第三地址；以及

第一執(zhí)行單元，所述第一執(zhí)行單元被耦合到所述指令解碼器，響應于從所述指令解碼器接收到經解碼的第一指令，所述第一執(zhí)行單元用于：

從所述第一地址獲取所述奇數字；

從所述第二地址獲取所述偶數字；

基于所述奇數字和所述偶數字，使用從所述第三操作數所指示的第三存儲位置處獲取的第一循環(huán)值來執(zhí)行多輪所述第一SKEIN256MIX-PERMUTE操作以生成多個新的奇數字；以及

將所述新的奇數字存儲到所述第一地址中。

2.如權利要求1所述的處理器，其特征在于，所述第一和第二操作數是128位寄存器。

3.如權利要求2所述的處理器，其特征在于，作為源的所述第一操作數將字1存儲在較高的64位中，并且將字3存儲在較低的64位中。

4.如權利要求2所述的處理器，其特征在于，作為源的所述第二操作數將字0存儲在較高的64位中，并且將字2存儲在較低的64位中。

5.如權利要求2所述的處理器，其特征在于，作為目的地的所述第一操作數將新的字3存儲在較高的64位中，并且將新的字1存儲在較低的64位中。

6.如權利要求1所述的處理器，其特征在于，進一步包括第二執(zhí)行單元，所述第二執(zhí)行單元被耦合到所述指令解碼器，響應于具有第四操作數、第五操作數和第六操作數的第二指令，所述第二執(zhí)行單元用于：基于從所述第四操作數所指示的第四存儲位置處獲取的偶數字和從所述第五操作數所指示的第五存儲位置處獲取的奇數字，使用從所述第六操作數所指示的第六存儲位置處獲取的第二循環(huán)值來執(zhí)行多輪第二SKEIN256MIX-PERMUTE操作；并且將新的偶數字存儲在所述第四存儲位置中。

7.如權利要求6所述的處理器，其特征在于，所述第四和第五操作數是128位寄存器，并且其中，作為目的地的所述第四操作數將新的字0存儲在較高的64位中，并且將新的字2存儲在較低的64位中。

8.一種方法，包括：

由處理器的指令解碼器接收并解碼第一指令，所述第一指令作為單條指令用于執(zhí)行第一SKEIN256MIX-PERMUTE操作，所述第一指令具有：操作碼；第一操作數，指示與用于存儲多個奇數字的第一存儲位置相關聯的第一地址；第二操作數，指示與用于存儲多個偶數字的第二存儲位置相關聯的第二地址；以及第三操作數，指示與第三存儲位置相關聯的第三地址；以及

響應于接收到所述第一指令，

從所述第一地址獲取所述奇數字；

從所述第二地址獲取所述偶數字；

由所述處理器的第一執(zhí)行單元基于所述奇數字和所述偶數字，使用從所述第三操作數所指示的第三存儲位置處獲取的第一循環(huán)值來執(zhí)行多輪所述第一SKEIN256MIX-PERMUTE操作以生成多個新的奇數字；以及

將所述新的奇數字存儲到所述第一地址中。

9.如權利要求8所述的方法，其特征在于，所述第一和第二操作數是128位寄存器。

10.如權利要求9所述的方法，其特征在于，作為源的所述第一操作數將字1存儲在較高的64位中，并且將字3存儲在較低的64位中。

11.如權利要求9所述的方法，其特征在于，作為源的所述第二操作數將字0存儲在較高的64位中，并且將字2存儲在較低的64位中。

12.如權利要求9所述的方法，其特征在于，作為目的地的所述第一操作數將新的字3存儲在較高的64位中，并且將新的字1存儲在較低的64位中。