[發明專利]沉積工藝同步化的方法及設備

有效

• 申請號: 201380042279.3
• 申請日: 2013-07-18
• 公開（公告）號: CN104520972B
• 公開（公告）日: 2017-12-26
• 發明（設計）人: 溫莎·拉姆;基思·A·米勒;卡爾·約翰遜;馬丁·李·萊克;葉·許
• 申請（專利權）人: 應用材料公司
• 主分類號: H01L21/203
• 分類號: H01L21/203
• 代理公司: 北京律誠同業知識產權代理有限公司11006
• 代理人: 徐金國,趙靜

技術領域

本發明的實施方式大體涉及在物理氣相沉積工藝過程中控制處理條件。

背景技術

集成電路已經發展成能在單一芯片上包括數以百萬計的部件(例如晶體管、電容器及電阻器)的復雜裝置。芯片設計的演變不斷地要求更快的電路和更高的電路密度。對更高電路密度的要求必須要減小集成電路部件的尺寸。由于尺寸減小，集成芯片基板的處理變得越來越有挑戰性。

例如，在傳統的基板處理中，在將導電材料填充于基板特征之前，先將薄的材料層施加于基板特征的內表面。在理想的情況下，薄層在整個特征上會是一致的，同時最小化懸垂部分(overhang)(在特征開口表面上的多余材料)，懸垂部分會縮小特征開口的大小，或完全封閉所述開口(不理想地留下被困在特征內的氣隙或孔洞)。由于集成電路部件的尺寸減小，于是特征高度與特征寬度的深寬比增高，進一步加劇了一致地沉積薄層的挑戰。

通常用于制造具有此種高深寬比特征的集成電路的典型工藝包括在特征的底部沉積材料以及再濺射材料，以促進所述材料從特征底部到特征側壁的重新分布。此舉是使用導向基板的高能離子來完成的。不幸的是，此方法可能會導致下面的層和基板本身損壞，尤其是在特征的底部以及角或斜角(bevel)的損壞。此種損壞造成明顯的線電阻增加以及可靠性衰退。此外，典型工藝的不利結果包括懸垂部分堆積，懸垂部分堆積可能會封閉特征，并且在特征的幾何形狀更小時(例如在更高的深寬比時)影響變得更為普遍。

此外，發明人已經觀察到，由于與電源相關的信號處理延遲，試圖通過控制DC(直流)、RF(射頻)功率和電磁電流而改變離子密度和能量來解決上述問題造成了整個晶片以及晶片與晶片間的膜厚度變化。

因此，本發明人提供了用以于高深寬比的特征的內表面形成薄材料層的改良方法。

發明內容

本文中提供用于處理基板的方法及設備。在一些實施方式中，用于在處理腔室中處理基板的方法，用于在處理腔室中處理基板的方法及設備，包括：由同步控制器從工藝控制器接收用于一或多個裝置的工藝控制參數，以進行第一腔室工藝；由所述同步控制器確定發送所述工藝控制參數中的每個工藝控制參數到所述一或多個裝置的時間；對于所述一或多個裝置中的每個裝置，由所述同步控制器使用與所述一或多個裝置中的每個裝置相關聯的特定信號處理延遲來調整所確定的發送所述工藝控制參數中的每個工藝控制參數的時間；及由所述同步控制器在調整后的時間發送所述工藝控制參數到所述一或多個裝置中的每個裝置，以進行所述第一腔室工藝，其中所述同步控制器包括一或多個輸出通道，每個通道直接耦接至所述一或多個裝置中之一。

在一些實施方式中，一種基板處理系統包括同步控制器，所述同步控制器具有一或多個輸入端及一或多個輸出通道，所述一或多個輸入端用以從工藝控制器接收一或多個裝置的工藝控制參數，每個輸出通道直接耦接至所述一或多個裝置中之一，其中所述同步控制器被設置以(a)接收所述工藝控制參數，及(b)發送所述工藝控制參數到所述一或多個裝置，使得所述一或多個裝置中的每個裝置大致上在相同的時間接收到所述工藝控制參數，以進行第一腔室工藝。

在一些實施方式中，一種用于在具有一或多個特征的基板上形成層的方法包括：使用第一能量工藝體系(regime)在第一層上進行第一基板工藝，以用第一材料建造所述一或多個特征的底部部分；及使用第二能量工藝體系在所述第一層上進行第二基板工藝，以使所述第一材料從所述一或多個特征的所述底部部分再分布至所述一或多個特征的側壁，其中所述第二能量工藝體系高于所述第一能量工藝體系。

附圖說明

能通過參照附圖中繪示的本發明的說明性實施方式來了解以上簡要概述的且以下更加詳細論述的本發明的實施方式。然而應注意的是，附圖僅示出本發明的典型實施方式，因而不應將附圖視為是對本發明范圍作限制，因為本發明可允許其他同等有效的實施方式。

圖1依據本發明的一些實施方式繪示用于處理半導體基板的方法。

圖2A-2F為依據本發明的一些實施方式的在處理工序的不同階段期間基板的說明性截面圖。

圖3依據本發明的一些實施方式繪示適用于處理半導體基板的設備。

圖4A為在基板處理中用于控制支持系統的傳統控制系統的示意圖。

圖4B為圖示與在基板處理中用于控制支持系統的傳統控制系統相關聯的示例性信號延遲的圖。

圖5為依據本發明的一些實施方式的包括獨立的同步控制器的示例性控制系統的示意圖。