[發明專利]功率場效應晶體管

在審

• 申請號: 201380022263.6
• 申請日: 2013-02-28
• 公開（公告）號: CN104247029A
• 公開（公告）日: 2014-12-24
• 發明（設計）人: 格列格·A·迪克斯;丹·格里姆
• 申請（專利權）人: 密克羅奇普技術公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/417;H01L29/08;H01L29/45
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 沈錦華

相關申請案的交叉參考

本申請案主張于2012年3月2日提出申請的第61/605,989號美國臨時申請案的權益，所述臨時申請案的全文并入本文中。

技術領域

本發明涉及功率場效應晶體管(FET)，特定來說，可集成于集成電路裝置中的功率FET。

背景技術

功率FET在此項技術中是眾所周知的。源極與漏極之間的負載路徑的低接通電阻是此類裝置的最重要變量中的一者。為了實現低電阻，經常將此類裝置設計為垂直晶體管，其中FET的源極經實施且可由裝置的頂表面上的金屬層接觸，且背側包括連接到FET的漏極的金屬層。

需要提供一種僅提供FET產品的前側觸點的FET裝置。

發明內容

根據各種實施例，FET產品可經設計以通過形成漏極觸點而僅具有前側觸點，所述漏極觸點將盡可能近地接觸高度摻雜襯底以消除僅具有前側連接的FET裝置中的額外串聯電阻。

根據特定實施例，一種場效應晶體管(FET)單元結構可包括：襯底；第一導電類型的外延層，其在所述襯底上；第二導電類型的第一及第二基極區域，其布置于所述外延層或阱內且間隔開；第一導電類型的第一及第二源極區域，其分別布置于所述第一基極區域及所述第二基極區域內；柵極結構，其通過絕緣層與所述外延層絕緣且布置于所述第一基極區域與所述第二基極區域之間的區域上方，且至少部分地覆蓋所述第一基極區域及所述第二基極區域；及漏極觸點，其從裝置的頂部伸入穿過所述外延層以將頂部觸點或金屬層與所述襯底耦合。

根據又一實施例，所述漏極觸點可伸入到所述襯底中。根據又一實施例，所述漏極觸點可通過連接所述漏極觸點與所述襯底的植入物與所述襯底耦合。根據又一實施例，所述植入物可為掩埋層且可為磷植入物。根據又一實施例，所述漏極觸點可由蝕刻到所述外延層中的填充有導電材料(其可為鎢)的漏極孔形成。根據又一實施例，所述漏極孔可經蝕刻而穿過所述外延層及形成于所述外延層的頂部上的氧化物層。根據又一實施例，所述漏極觸點可由蝕刻到所述外延層中的填充有導電材料(其可為鎢)的漏極溝槽形成。

根據另一實施例，一種功率場效應晶體管(FET)可包括：襯底；第一導電類型的外延層，其在所述襯底上；第二導電類型的多個第一及第二基極區域，其布置于所述外延層或阱內且間隔開；第一導電類型的多個第一及第二源極區域，其分別布置于所述第一基極區域及所述第二基極區域內；多個柵極結構，其通過絕緣層與所述外延層絕緣且布置于相應第一與第二基極區域之間的區域上方，且至少部分地覆蓋相應第一及第二基極區域；及至少一個漏極觸點，其從裝置的頂部伸入穿過所述外延層以將頂部觸點或金屬層與所述襯底耦合。

根據所述功率FET的又一實施例，所述功率FET可包括與多個所述第一源極區域及所述第二源極區域相關聯的單個漏極觸點。根據所述功率FET的又一實施例，可提供多個漏極觸點且可給出第一及第二源極區域的數目與一相應漏極觸點的預定義比率。根據所述功率FET的又一實施例，可提供多個漏極觸點且其中所述比率>1。根據所述功率FET的又一實施例，所述漏極觸點可伸入到所述襯底中。根據所述功率FET的又一實施例，所述漏極觸點可通過連接所述漏極觸點與所述襯底的植入物與所述襯底耦合。根據所述功率FET的又一實施例，所述植入物可為掩埋層。根據所述功率FET的又一實施例，所述漏極觸點可由蝕刻到所述外延層中的填充有導電材料的漏極孔形成。根據所述功率FET的又一實施例，所述漏極孔可經蝕刻而穿過所述外延層且氧化物層可形成于所述外延層的頂部上。根據所述功率FET的又一實施例，所述漏極觸點可由蝕刻到所述外延層中的填充有導電材料的漏極溝槽形成。

根據再一實施例，一種集成電路裝置可包括：控制電路，其可操作以產生多個控制信號；至少一個集成式功率場效應晶體管(FET)，其具有源極、漏極及與所述控制電路耦合以接收相應控制信號的柵極且其包括：襯底；第一導電類型的外延層，其在所述襯底上；第二導電類型的多個第一及第二基極區域，其布置于所述外延層或阱內且間隔開；第一導電類型的多個第一及第二源極區域，其用以形成所述源極且分別布置于所述第一基極區域及所述第二基極區域內；多個柵極結構，其用以形成所述柵極且通過絕緣層與所述外延層絕緣且布置于相應第一與第二基極區域之間的區域上方，且至少部分地覆蓋相應第一及第二基極區域；及至少一個漏極觸點，其從裝置的頂部伸入穿過所述外延層以將頂部觸點或金屬層與所述襯底耦合。

附圖說明

圖1展示常規垂直功率MOSFET；

圖2展示另一常規垂直功率MOSFET；