[實用新型]二階梳狀抽選濾波器

有效

• 申請號: 201320747270.X
• 申請日: 2013-11-21
• 公開（公告）號: CN203675096U
• 公開（公告）日: 2014-06-25
• 發明（設計）人: 趙建華
• 申請（專利權）人: 東莞賽微微電子有限公司
• 主分類號: H03M3/04
• 分類號: H03M3/04
• 代理公司: 深圳市威世博知識產權代理事務所(普通合伙) 44280
• 代理人: 何青瓦;李慶波

技術領域

本實用新型涉及數據轉換領域，特別是涉及模數轉換器中的二階梳狀抽選濾波器。

背景技術

Σ-Δ(Sigma-Delta)模數轉換器由于其成本經濟、線性度好、精度高等等特點，因此其在音視頻、數據采集等領域具有廣泛地應用。圖1為常用的Σ-Δ模數轉換器的示意圖。如圖1所示，常用的Σ-Δ模數轉換器10包括Σ-Δ調制器11和抽選濾波器12，其中，Σ-Δ調制器11用于采集輸入的模擬信號，以產生高采樣率、低位寬的模擬數據。而抽選濾波器12連接Σ-Δ調制器11，其作為Σ-Δ模數轉換器10中的重要的組成部分，用以將Σ-Δ調制器11所產生的高采樣率、低位寬的模擬數據轉換成低采樣率、高位寬的數字數據而進行輸出。

抽選濾波器12通常為數字電路，其可以根據需求的不同而設計成不同的結構。常用的抽選濾波器12通常具有二階梳狀響應，即二階梳狀抽選濾波器，其傳遞函數為：

H(z)=1M*[1-Z-M1-Z-1]2]]>

圖2為現有的二階梳狀抽選濾波器的示意圖。如圖2所示，現有的二階梳狀抽選濾波器20包括累加器21、z域信號延時采樣單元22、累加器23、z域信號延時采樣單元24、M倍降采樣單元25、z域信號延時采樣單元26、差分器27、z域信號延時采樣單元28和差分器29。也就是說，二階梳狀抽選濾波器20中的傳遞函數中的分子和分母部分一般分別是利用差分器和累加器而實現。

由于差分器和累加器都需要利用加法器電路而實現，而現有的二階梳狀抽選濾波器20包括兩個累加器(即累加器21和累加器23)和兩個差分器(即差分器27和差分器29)，因此現有的二階梳狀抽選濾波器20需要使用四個加法器電路才能實現。此外，即使是將靠近輸入端口的累加器(即累加器21)利用計數器而并非是加法器電路來實現，則現有的二階梳狀抽選濾波器20也仍然還是需要使用三個加法器電路。而加法器電路的面積較大，因此，現有的二階梳狀抽選濾波器20中電路的面積非常大，其成本較高。

實用新型內容

本實用新型主要解決的技術問題是提供一種新的二階梳狀抽選濾波器，其能夠減少整個電路的面積，減少成本。

為解決上述技術問題，本實用新型采用的一個技術方案是：提供一種二階梳狀抽選濾波器，其包括第一運算電路、選擇電路、第二運算電路和z域信號延時采樣單元。所述第一運算電路用于接收輸入的時域信號以產生相應的輸出信號。所述選擇電路電性連接所述第一運算電路，以選擇性地輸出所述第一運算電路所產生的輸出信號或者所述第一運算電路所產生的輸出信號的反信號。所述第二運算電路電性連接所述選擇電路，以累加或者累減所述選擇電路的輸出。所述z域信號延時采樣單元，電性連接所述第二運算電路，以對所述第二運算電路的輸出結果的z域信號的延時進行采樣。

其中，所述第一運算電路為計數器，而所述第二運算電路為累加器。

其中，在前(M-1)個周期內，所述選擇電路輸出所述計數器在每個周期所產生的輸出信號的反信號；而在隨后的M個周期內，所述選擇電路輸出所述計數器在每個周期所產生的輸出信號。

其中，所述選擇電路包括第一輸出路徑、第二輸出路徑和選擇開關。所述第一輸出路徑電性連接所述計數器，以輸出所述計數器所產生的輸出信號。所述第二輸出路徑電性連接所述計數器，以輸出所述計數器所產生的輸出信號的反信號。所述選擇開關選擇性地電性連接所述第一輸出路徑或者所述第二輸出路徑，以在前(M-1)個周期內輸出所述計數器在每個周期所產生的輸出信號的反信號，而在隨后的M個周期內輸出所述計數器在每個周期所產生的輸出信號。