[實(shí)用新型]存儲(chǔ)器接口裝置以及集成電路裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201320685722.6
• 申請(qǐng)日: 2013-10-31
• 公開（公告）號(hào): CN204695788U
• 公開（公告）日: 2015-10-07
• 發(fā)明（設(shè)計(jì)）人: 王大偉
• 申請(qǐng)（專利權(quán)）人: 穎飛公司
• 主分類號(hào): G11C8/06
• 分類號(hào): G11C8/06;G11C11/4063
• 代理公司: 北京康信知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11240
• 代理人: 余剛;吳孟秋

技術(shù)領(lǐng)域

本實(shí)用新型涉及存儲(chǔ)器接口裝置以及集成電路裝置。

背景技術(shù)

在存儲(chǔ)系統(tǒng)中，存在兩大類存儲(chǔ)器。這些類中包括低延遲存儲(chǔ)器。低延遲存儲(chǔ)器具有有效的無(wú)限耐久性或使用周期，不會(huì)由于時(shí)間或重復(fù)的存取而退化。此外，這些類中還包括相對(duì)較長(zhǎng)延遲的存儲(chǔ)器，其不具備無(wú)限的耐久性或使用周期，并且會(huì)隨著時(shí)間或重復(fù)的存取而退化。存儲(chǔ)單元的開發(fā)趨勢(shì)在于，由于處理技術(shù)的提高以及對(duì)更大存儲(chǔ)容量的需求，單元已經(jīng)被不斷的縮小。這必然導(dǎo)致存取晶體管和存儲(chǔ)電容器的尺寸縮小，從而會(huì)引發(fā)若干局限性。例如，每個(gè)存取晶體管表現(xiàn)出漏電，這產(chǎn)生將存儲(chǔ)電容器的存儲(chǔ)電荷緩慢地流失掉。這種漏電特性—以及由此的每個(gè)單元的數(shù)據(jù)保持時(shí)間—在不同的晶體管之間會(huì)有差別；然而，這種差別會(huì)隨著存取晶體管尺寸的縮小而增加。另一個(gè)問(wèn)題是，縮小的存儲(chǔ)單元會(huì)導(dǎo)致更小的存儲(chǔ)電容器，因此會(huì)減小存儲(chǔ)的容量。這又會(huì)不利地影響到單元的數(shù)據(jù)保持時(shí)間特性。

實(shí)用新型內(nèi)容

根據(jù)本實(shí)用新型的實(shí)施方式，提供一種存儲(chǔ)器接口裝置，所述存儲(chǔ)器接口裝置包括：地址輸入端，從主機(jī)控制器的地址流中接收地址信息；地址輸出端，耦接至多個(gè)存儲(chǔ)器裝置和多路復(fù)用器；地址匹配表，包括與備用存儲(chǔ)器位置相對(duì)應(yīng)的至少一個(gè)修正地址；控制模塊，耦接至所述地址匹?配表和所述多路復(fù)用器，并且接收地址流中的地址信息和所述地址匹配表中的地址信息，并且將替代所述地址匹配表中的識(shí)別的不良地址的修正地址傳輸至所述多路復(fù)用器，其中所述地址輸出端將地址信息驅(qū)動(dòng)至多個(gè)存儲(chǔ)器設(shè)備。

其中，所述存儲(chǔ)器接口裝置從寄存器裝置、緩存器裝置、高級(jí)存儲(chǔ)緩存器或板載緩存器中選擇。

其中，所述多個(gè)存儲(chǔ)器裝置包括多個(gè)DRAM裝置或多個(gè)閃存裝置。

其中，所述地址匹配表包括多個(gè)不良地址信息以及多個(gè)備用存儲(chǔ)器位置，所述多個(gè)不良地址信息中的每個(gè)與所述多個(gè)備用存儲(chǔ)器位置中的一個(gè)相關(guān)聯(lián)。

其中，所述多個(gè)不良地址信息中的每個(gè)包括：序列ID、塊ID、芯片ID、行地址以及列地址。

其中，所述多個(gè)備用存儲(chǔ)器位置中的每個(gè)包括第1列、第2列以及第n列。

其中，所述地址匹配表包括SRAM單元陣列。

其中，所述地址匹配表接收不良地址信息，并且移動(dòng)所述備用存儲(chǔ)器位置以替換與所述不良地址信息相關(guān)聯(lián)的不良地址。

其中，所述控制模塊是命令和地址控制模塊；以及其中所述控制模塊與所述地址匹配表集成在一起。

其中，所述控制模塊進(jìn)一步包括輸入接收器模塊或控制和狀態(tài)寄存器模塊。

其中，所述控制模塊進(jìn)一步包括輸入命令、輸入地址以及輸入芯片-選擇解碼器模塊。

該存儲(chǔ)器接口裝置進(jìn)一步包括奇偶校驗(yàn)?zāi)K、信號(hào)反轉(zhuǎn)模塊、信號(hào)延遲模塊、PLL、命令和地址控制模塊、輸入緩存終止模塊、時(shí)鐘停止休眠模塊以及重置模塊。

其中，所述存儲(chǔ)器接口裝置耦接至多個(gè)DRAM裝置，所述多個(gè)DRAM裝置中的每個(gè)包括：多個(gè)地址輸入端；多個(gè)控制輸入端；多個(gè)數(shù)據(jù)輸入/輸出端；多個(gè)存儲(chǔ)器陣列，所述多個(gè)存儲(chǔ)器陣列中的每個(gè)包括多個(gè)存儲(chǔ)單元，所述多個(gè)存儲(chǔ)單元中的每個(gè)耦接至數(shù)據(jù)輸入/輸出端；以及備用組，包括多個(gè)備用存儲(chǔ)單元，使用所述地址匹配表能夠從外部對(duì)所述多個(gè)備用存儲(chǔ)單元中的每個(gè)進(jìn)行尋址。

其中，所述備用組包括備用行、備用列以及備用塊。

根據(jù)本實(shí)用新型的另一實(shí)施方式，提供一種集成電路裝置，所述集成電路裝置包括：地址輸入端，為從地址流接收地址信息；地址輸出端，耦接至多個(gè)存儲(chǔ)器設(shè)備和多路復(fù)用器；地址匹配表，包括與備用存儲(chǔ)器位置對(duì)應(yīng)的至少一個(gè)修正地址；以及控制模塊，耦接至所述地址匹配表和所述多路復(fù)用器，并且接收地址流中的地址信息和所述地址匹配表中的地址信息，并且將替代所述地址匹配表中的識(shí)別的不良地址的修正地址傳輸至所述多路復(fù)用器，其中所述地址輸出端將地址信息驅(qū)動(dòng)至多個(gè)存儲(chǔ)器設(shè)備。

根據(jù)本實(shí)用新型的另一實(shí)施方式，提供一種DRAM集成電路裝置，所述DRAM集成電路裝置包括：多個(gè)常規(guī)地址輸入端；至少一個(gè)備用地址，具有“已選”模式或“未選”模式；多個(gè)控制輸入端；多個(gè)數(shù)據(jù)輸入端；多個(gè)數(shù)據(jù)輸出端；多個(gè)存儲(chǔ)器陣列，所述多個(gè)存儲(chǔ)器陣列中的每個(gè)包括多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元包括與存取晶體管耦接的存儲(chǔ)電容器，所述多個(gè)存儲(chǔ)單元中的每個(gè)被耦接至數(shù)據(jù)輸入端/輸出端；以及

存儲(chǔ)單元備用列，包括多個(gè)備用存儲(chǔ)單元，多個(gè)存儲(chǔ)單元備用列中的每個(gè)使用所述地址匹配表是能夠被從外部尋址的并且具有備用地址輸入端，由此所述備用地址輸入端被耦接至所述地址匹配表以存取所述存儲(chǔ)單元備用列。