[實用新型]一種低成本亞納秒級時間間隔檢測電路

有效

• 申請號: 201320266390.8
• 申請日: 2013-05-07
• 公開（公告）號: CN203275896U
• 公開（公告）日: 2013-11-06
• 發明（設計）人: 胡鵬飛;沈力;杜曄暉;龍波;韓鋒;宋茂江
• 申請（專利權）人: 貴州省計量測試院
• 主分類號: G04F10/00
• 分類號: G04F10/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種低成本亞納秒級時間間隔檢測電路，主要包括時鐘源、時間間隔啟動、停止信號處理模塊、鎖相環PLL模塊、“粗”計數模塊、“細”計數模塊、數據預處理模塊、SPI傳輸模塊及NIOS?II處理器；其特征在于：高精度晶振源為頻率穩定度優于1×10^-1°、數值為10M的高精度晶振；時間間隔啟動、停止信號均為上升沿有效的脈沖信號，脈沖高電平持續時間數值為10納秒及以上，啟動信號與D觸發器的時鐘端相連，D觸發器的輸入端接高電平，D觸發器的輸出端與8位計數器的計數時能端相連；鎖相環PLL模塊型號為EP4C115的FPGA內嵌鎖相環，輸入包括1個與10M晶振的接口和1個異步復位信號；輸出包括1路倍頻后200M的0°相移基準時鐘信號和相移依次增大72°的4路200M相移時鐘信號，并且含有鎖相穩定輸出的標志信號輸出端；“粗”計數器模塊包括一個8位的小計數器和一個40位的大計數器級聯的計數模塊，8位計數器的輸入時鐘端與PLL模塊的基準時鐘時鐘信號相連，清零端與停止信號相連，計數時能端與D觸發器的輸出端相連，清零端直接與停止信號相連，進位輸出端與大計數器的計數使能端相連，大計數器的時鐘端與基準時鐘信號相連，清零端與停止信號相連，數據輸出端與數據預處理模塊的輸入端相連；“細”計數模塊由啟動信號D觸發器模塊和停止信號D觸發器模塊組成，啟動信號D觸發器的時鐘輸入端接啟動信號，數據輸入端接經過鎖相環倍頻后的5路信號，輸出端接數據預處理模塊的輸入端；停止信號D觸發器的時鐘輸入端接停止信號，數據輸入端接經過鎖相環倍頻后的5路信號，輸出端接數據預處理模塊的輸入端；數據預處理模塊的是在一個時鐘周期內將“粗”計數模塊、“細”計數模塊的數據合并，方便SPI傳輸電路傳輸數據；NIOS?II處理器對輸入的數據進行處理，進行“粗”計數值+啟動信號D觸發器值-停止信號D觸發器值＝實際測量值這一過程。