[實(shí)用新型]一種FPGA原型驗(yàn)證板堆疊的時(shí)鐘同步裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201320031831.6
• 申請(qǐng)日: 2013-01-21
• 公開（公告）號(hào): CN203025709U
• 公開（公告）日: 2013-06-26
• 發(fā)明（設(shè)計(jì)）人: 鄭利浩
• 申請(qǐng)（專利權(quán)）人: 浙江傳媒學(xué)院
• 主分類號(hào): G06F17/50
• 分類號(hào): G06F17/50
• 代理公司: 杭州宇信知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 33231
• 代理人: 張宇娟

1.一種FPGA原型驗(yàn)證板堆疊的時(shí)鐘同步裝置，包括主FPGA原型驗(yàn)證板和至少一塊從FPGA原型驗(yàn)證板，其特征在于，所述主FPGA原型驗(yàn)證板和從FPGA原型驗(yàn)證板包括時(shí)鐘芯片，主控芯片，至少一個(gè)從FPGA芯片和高速接口，所述主控芯片包括本地時(shí)鐘輸入引腳，堆疊時(shí)鐘輸入引腳，選擇信號(hào)輸入引腳，反饋時(shí)鐘輸入引腳，從FPGA時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳，反饋時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳和高速接口同步時(shí)鐘信號(hào)輸出引腳，

其中選擇信號(hào)輸入引腳連接輸入高低電平信號(hào)，反饋時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳輸出至反饋時(shí)鐘輸入引腳，從FPGA時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳輸入至對(duì)應(yīng)的從FPGA芯片，主FPGA原型驗(yàn)證板上的高速接口同步時(shí)鐘信號(hào)輸出引腳輸出至其上的高速接口，主FPGA原型驗(yàn)證板上的高速接口與從FPGA原型驗(yàn)證板上的高速接口相連，從FPGA原型驗(yàn)證板上的高速接口輸出至從FPGA原型驗(yàn)證板上的堆疊時(shí)鐘輸入引腳。

2.根據(jù)權(quán)利要求1所述的FPGA原型驗(yàn)證板堆疊的時(shí)鐘同步裝置，其特征在于，

其中主控芯片進(jìn)一步包括第一數(shù)據(jù)選擇器，第二數(shù)據(jù)選擇器，時(shí)鐘管理單元和全局時(shí)鐘緩沖器，

所述第一數(shù)據(jù)選擇器的兩個(gè)輸入端口分別通過本地時(shí)鐘輸入引腳輸入本地晶振時(shí)鐘信號(hào)，通過堆疊時(shí)鐘輸入引腳輸入堆疊時(shí)鐘輸入信號(hào)，通過選擇信號(hào)輸入引腳連接高低電平信號(hào)；

所述第二數(shù)據(jù)選擇器的兩個(gè)輸入端口通過反饋時(shí)鐘輸入引腳輸入反饋時(shí)鐘輸入信號(hào)，通過選擇信號(hào)輸入引腳連接高低電平信號(hào)；

所述第一數(shù)據(jù)選擇器的輸出端口的輸出信號(hào)輸入至?xí)r鐘管理單元的時(shí)鐘輸入端口，第二數(shù)據(jù)選擇器的輸出端口的輸出信號(hào)輸入至?xí)r鐘管理單元的反饋時(shí)鐘輸入端口；

所述時(shí)鐘管理單元的輸出端口的輸出信號(hào)輸入至全局時(shí)鐘緩沖器，再通過全局時(shí)鐘緩沖器輸出多路同步時(shí)鐘信號(hào)，通過從FPGA時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳輸出FPGA時(shí)鐘同步時(shí)鐘信號(hào)至從FPGA芯片，通過高速接口同步時(shí)鐘信號(hào)輸出引腳輸出高速接口同步時(shí)鐘信號(hào)，通過反饋時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳輸出反饋時(shí)鐘同步時(shí)鐘信號(hào)至反饋時(shí)鐘輸入引腳，時(shí)鐘管理單元的鎖相環(huán)調(diào)整時(shí)鐘管理單元的時(shí)鐘輸入端口以及反饋時(shí)鐘輸入端口同頻同相。

3.根據(jù)權(quán)利要求2所述的FPGA原型驗(yàn)證板堆疊的時(shí)鐘同步裝置，其特征在于，所述時(shí)鐘管理單元的鎖相環(huán)為數(shù)字鎖相環(huán)或模擬鎖相環(huán)。