[發明專利]一種集成電路及其制造方法

在審

• 申請號: 201310743201.6
• 申請日: 2013-12-27
• 公開（公告）號: CN104752421A
• 公開（公告）日: 2015-07-01
• 發明（設計）人: 黃河;克里夫·德勞利
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L21/762;H01L21/8232
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 高偉;趙禮杰

技術領域

本發明涉及硅半導體技術領域，具體而言涉及一種集成電路及其制造方法。

背景技術

在硅半導體技術領域中，晶體管，特別是金屬氧化物硅半導體場效應晶體管（MOSFET），是集成電路的關鍵組件。現有主流技術中，晶體管一般包括源極、漏極和柵極三個端子（terminal），并且，其所有的電極（源極、漏極和柵極）和電極的連接端子均位于硅半導體襯底的同一側。

隨著硅半導體技術工藝節點的不斷減小，晶體管等器件的尺寸不斷縮小，柵極與源極、漏極之間的距離（space）不斷減小，導致整個晶體管的漏電流顯著增大，同時柵極與源極、漏極之間的耦合電容不斷增大，嚴重影響了晶體管的性能，進而影響了使用該晶體管的集成電路的性能。作為解決這一瓶頸問題的一個有效解決方案，鰭型場效應晶體管（Fin?FET）采用導通區兩側表面雙柵極設計，可以在一定程度上解決耦合電容的問題，同時也有效地增加了導通電流，但是，該技術具有相當的加工難度，尤其是離子注入參雜要求新型的工藝技術和專用設備；同時，對于對耐壓有一定要求的大尺度晶體管設計，仍然存在相當的技術困難。

因此，為解決上述問題，本發明提出一種新的使用雙面雙柵極硅晶體管的集成電路以及該集成電路的制造方法。

發明內容

針對現有技術的不足，本發明提出一種新的使用雙面雙柵極硅晶體管的集成電路以及該集成電路的制造方法，可以降低集成電路中晶體管的漏電流以及晶體管的柵極與源極、漏極之間的耦合電容，提高晶體管的性能，進而提高集成電路的性能。

本發明實施例一提供一種集成電路，包括第一硅半導體襯底、位于所述第一硅半導體襯底上的至少一個雙面雙柵極硅晶體管與至少一個導電互連組件、以及嵌入所述第一硅半導體襯底內的將所述雙面雙柵極硅晶體管的側面絕緣的多個溝槽絕緣體；其中，

所述雙面雙柵極硅晶體管包括：位于所述第一硅半導體襯底的第一表面上的第一柵極介電層和位于所述第一柵極介電層之上的第一柵極，位于所述第一硅半導體襯底內的源極和漏極，位于所述第一硅半導體襯底的第二表面上的第二柵極介電層、位于所述第二柵極介電層之上的第二柵極以及位于所述第二柵極介電層和所述第二柵極兩側的第二柵極側壁；

所述導電互連組件包括：穿過所述溝槽絕緣體與位于所述第一硅半導體襯底的第一表面上的所述第一柵極相連的含硅通孔連接柱，位于所述第一硅半導體襯底的第二表面上的連接所述源極的源極連接端子和連接所述漏極的漏極連接端子，位于所述第一硅半導體襯底的第二表面上的連接所述第二柵極的第二柵極連接端子，位于所述第一硅半導體襯底的第二表面上的通過所述含硅通孔連接柱連接所述第一柵極的第一柵極連接端子，以及位于所述第一硅半導體襯底的第二表面之上的至少與所述第一柵極連接端子、所述第二柵極連接端子、所述源極連接端子以及所述漏極連接端子其中之一相連接的多個水平互連線。

可選地，所述第一柵極和所述第二柵極的材料為多晶硅。

可選地，所述第一柵極介電層和所述第二柵極介電層的材料為氧化硅。

可選地，所述第二柵極側壁的材料為硅化物介電質。

可選地，所述雙面雙柵極硅晶體管的源極和漏極由位于所述第一硅半導體襯底內的同種源漏摻雜構成。

可選地，所述雙面雙柵極硅晶體管還包括位于所述第二柵極的表面上的金屬硅化物，其中，所述第二柵極連接端子通過該金屬硅化物與所述第二柵極相連接。

可選地，所述雙面雙柵極硅晶體管還包括位于所述含硅通孔連接柱的表面上的金屬硅化物，其中所述第一柵極連接端子通過該金屬硅化物與所述含硅通孔連接柱相連接。

可選地，所述雙面雙柵極硅晶體管還包括位于所述源極和所述漏極的表面上的金屬硅化物，其中，所述源極連接端子通過所述源極表面上的金屬硅化物與所述源極相連接，所述漏極連接端子通過所述漏極表面上的金屬硅化物與所述漏極相連接。

可選地，所述含硅通孔連接柱為硅鍺合金。

可選地，所述溝槽絕緣體為硅化物介電質。

進一步地，所述溝槽絕緣體的硅化物介電質為氧化硅、或氮化硅、或氧化硅與氮化硅的復合。

本發明實施例二提供一種集成電路的制造方法，所述方法包括：

步驟S101：提供第一硅半導體襯底，在所述第一硅半導體襯底的第一表面上形成第一柵極介電層以及位于所述第一柵極介電層上的第一柵極；

步驟S102：在所述第一硅半導體襯底的第一表面上形成第一介電質覆蓋層；