[發明專利]微處理器及其執行的方法

有效

• 申請號: 201310729108.X
• 申請日: 2010-06-01
• 公開（公告）號: CN103699362A
• 公開（公告）日: 2014-04-02
• 發明（設計）人: G.葛蘭.亨利;羅德尼.E.虎克;柯林.艾迪
• 申請（專利權）人: 威盛電子股份有限公司
• 主分類號: G06F9/30
• 分類號: G06F9/30;G06F9/32;G06F9/38;G06F12/08
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 錢大勇

本申請是申請日為2010年6月1日、申請號為201010194974.X、發明名稱為“微處理器及其執行的方法”的發明專利申請的分案申請。

技術領域

本發明是有關于微處理器的數據預取(data?prefetching)，特別是有關于微處理器的指令預取。

背景技術

重復數據串搬移(REP?MOVS)巨指令是x86指令集架構中常被頻繁執行的巨指令。此巨指令命令微處理器將數據串由存儲器內的來源位置搬移至存儲器內的目標位置。此指令可以微碼(microcode)來實現。假使被搬移的字節的數量相對地較大，則微碼可以利用“快速數據串搬移(fast?string?move)”的微碼例程(routine)來實現該巨指令。此快速數據串搬移微碼例程執行多個加載-儲存(load-store)微操作(micro-op)組(pairs)的序列。快速數據串搬移微碼例程試圖執行大量的加載與儲存微操作(例如16字節)，這是因為加載與儲存微操作的效率較高，換言之，載入與儲存微操作可處理的數據量大于REP?MOVS[B/W/D/Q](即字節/字組/雙字組/四字組)所指定的每一數據單位。

然而，由于加載微操作所指定的系統存儲器快取列讀取具有較長的延遲，因此加載微操作通常會未命中高速緩存而導致REP?MOVS巨指令相對變慢。

發明內容

本發明提供一種微處理器，包括高速緩存、指令組以及存儲器子系統。指令組包括第一預取指令與第二預取指令，第一預取指令與第二預取指令中每一者用來命令微處理器自系統存儲器預取數據快取列至高速緩存。存儲器子系統用來執行第一預取指令與第二預取指令。對于第一預取指令，存儲器子系統根據既定情況組而放棄自系統存儲器預取數據快取列至高速緩存。對于第二預取指令，存儲器子系統根據既定情況組來完成自系統存儲器預取數據快取列至高速緩存。

本發明還提供一種微處理器，包括高速緩存及微碼單元。微碼單元包含一微碼，該微碼用來實現一架構性重復數據串搬移指令。該微碼包括多個保證預取-加載-儲存指令組的序列。微處理器還包括存儲器子系統，用來執行保證預取、加載、及儲存指令，甚至在既定情況組存在且當存儲器子系統將非保證預取指令僅視為暗示時，用來將保證預取指令所指定的快取列的數據預取至高速緩存。

本發明又提供一種微處理器，包括高速緩存及微碼單元。微碼單元包含一微碼，該微碼用來實現一架構性重復數據串搬移指令，且微碼包括多個加載指令與儲存指令，用以將數據串由來源存儲器位置搬移至目標存儲器位置。微碼還包括多個預取指令，這些預取指令遠遠領先加載指令，以增加快取列在被加載指令存取前出現在該高速緩存的可能性。微處理器還包括存儲器子系統，用來執行預取、加載、與儲存指令。存儲器子系統用來檢測預取指令之中的一者所指示的存儲器地址于微處理器的轉譯后備緩沖器中未命中的情況，且相應地通知微碼單元該轉譯后備緩沖器的未命中。

本發明也提供一種由微處理器所執行的方法。微處理器包括高速緩存以及指令組，且指令組具有多個第一預取指令與第二預取指令。該方法包括當執行第一預取指令時，檢測預設情況組中之中的一者或多個是否存在。第一預取指令命令該微處理器自系統存儲器預取第一數據快取列至高速緩存。該方法也包括當執行第一預取指令時，檢測到預設情況組中的一者或多個存在時，放棄自系統存儲器預取第一數據快取列至高速緩存的步驟。該方法也包括當執行第二預取指令時，檢測預設情況組中之中的一者或多個是否存在。第二預取指令命令微處理器自系統存儲器預取第二數據快取列至高速緩存。該方法還包括當執行第二預取指令時，檢測到預設情況組中的一者或多個存在時，完成自系統存儲器預取第二數據快取列至高速緩存的步驟。

本發明還提供一種由微處理器所執行的方法。微處理器包括高速緩存。該方法包括解碼架構性重復數據串搬移指令。該方法也包括相應于對架構性重復數據串搬移指令進行解碼的步驟，執行多個保證預取-加載-儲存指令組的序列。執行該等保證預取-加載-儲存指令組的序列的步驟包括甚至在既定情況組存在時且當存儲器子系統將多個非保證預取指令僅視為暗示時，預取由該等保證預取-加載-儲存指令組的序列所指定的高速緩存的多個快取列。