[發明專利]小面積低電數據保持觸發器

無效

• 申請號: 201310690464.5
• 申請日: 2013-12-16
• 公開（公告）號: CN103873024A
• 公開（公告）日: 2014-06-18
• 發明（設計）人: 揚戈;林宏國;張曦;余佳妮
• 申請（專利權）人: 輝達公司
• 主分類號: H03K3/3562
• 分類號: H03K3/3562
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;謝栒

技術領域

本發明的實施例涉及集成電路設計與制造的領域。更具體地，本發明的實施例涉及用于小面積低電數據保持（retention）觸發器的系統和方法。

背景技術

術語“振蕩器（flop）”或“觸發器（flip-flop）”通常用來描述或指代具有兩個穩態的經時鐘控制的電子電路，其用來存儲數值。觸發器通常包括兩個鎖存器電路。術語“保持”觸發器通常用來描述或指代能夠在電路的一部分例如輸入和/或輸出部分斷電時保存（retain）數據的觸發器。

在常規技術下，通常通過將附加的或“第三”鎖存器添加到觸發器而形成保持觸發器，有時稱為“氣球（balloon）”觸發器。例如，第三鎖存器在觸發器的其他部分斷電時保存數據值。不幸地，這類常規技術設計要求不期望的大裸片面積、電路元件數目的有害增加、在“斷電”模式中操作第三鎖存器所要求的控制信號的數目和復雜度的不利增加、以及在“正常”和“斷電”這兩種模式中操作的電源要求的不利增加。

發明內容

因此，需要的是用于小面積低電數據保持觸發器的系統和方法。附加需要的是用于在電路的一部分斷電時保存值的小面積低電數據保持觸發器的系統和方法。對于用于小面積低電數據保持觸發器的系統和方法存在進一步的需要，即與現存的集成電路的設計、制造和測試的系統和方法兼容和互補。本發明的實施例提供這些優點。

根據本發明的第一實施例，電路包括主鎖存器，其耦連到數據保持鎖存器。數據保持鎖存器配置為作為主鎖存器的從（slave）鎖存器而操作，以在正常操作期間實現主-從觸發器。數據保持鎖存器配置為當主鎖存器斷電時在低電數據保持模式期間保存主-從觸發器的輸出值。單一控制輸入配置為在正常操作和低電數據保持模式之間進行選擇。電路可獨立于第三鎖存器。

根據本發明的另一個實施例，數據保持觸發器包括主鎖存器，其配置為響應于單一控制輸入的激活而被斷電。從鎖存器配置為接受來自主鎖存器的值，并在主鎖存器斷電時保存值。從鎖存器進一步配置為響應于單一控制輸入的解除激活（deactivation）而輸出值。從鎖存器可配置為接收永不斷電的供電電壓。

根據本發明的又一個實施例，電路包括主鎖存器。主鎖存器包括第一反相器，其耦連到第一與非（NAND）門的輸入，第一傳輸門，其用于有選擇地將第一NAND門的輸出耦連到第一反相器的輸入，以及第二傳輸門，其用于有選擇地將第一反相器的輸入耦連到電路輸入。

電路還包括數據保持鎖存器。數據保持鎖存器包括第二NAND門，其耦連到第二反相器的輸入，以及第三傳輸門，其用于有選擇地將反相器的輸出耦連到第二NAND門的輸入。電路還包括第四傳輸門，用于有選擇地將第一反相器的輸出耦連到第二NAND門的輸入。

電路進一步包括控制電路。控制電路包括第三NAND門，其接受鎖存器時鐘信號和低電數據保持控制信號作為輸入。第三NAND門的輸出耦連到第一、第二、第三以及第四傳輸門的控制輸入，并且第三NAND門的輸出被反相并耦連到第一、第二、第三以及第四傳輸門的相反控制輸入。

附圖說明

附圖合并到說明書中并形成說明書的一部分，其示出本發明的實施例，并與說明書一起用于解釋本發明的原理。除非另外注釋，否則并未按比例繪制附圖。

圖1示出了根據本發明實施例的小面積低電數據保持觸發器。

圖2示出了根據本發明實施例的、描述小面積低電數據保持觸發器的操作的示例性時序圖。

圖3示出了根據本發明實施例的小面積低電數據保持觸發器。

具體實施方式

現在將詳細參考本發明的各實施例，減輕對長信號線路的外在影響，其示例在附圖中示出。雖然將結合這些實施例對本發明進行描述，但是應理解其并不意在將本發明限制到這些實施例。相反，本發明意在覆蓋可包括在如附屬的權利要求所限定的本發明的精神和范圍內的替代、修改和等同物。而且，在下面的本發明的詳細描述中，將闡述大量的具體細節以提供對本發明更透徹的理解。然而，本領域的技術人員應該清楚，本發明可以在沒有這些具體細節的情況下得以實踐。在其他實例中，未詳細描述公知方法、程序、部件和電路以避免對本發明的方面造成不必要的混淆。

小面積低電數據保持觸發器