[發(fā)明專(zhuān)利]順序串接式多芯片的內(nèi)存結(jié)構(gòu)

有效

• 申請(qǐng)?zhí)枺?/td>: 201310690151.X
• 申請(qǐng)日: 2013-12-17
• 公開(kāi)（公告）號(hào): CN104425000B
• 公開(kāi)（公告）日: 2018-08-07
• 發(fā)明（設(shè)計(jì)）人: 林正隆
• 申請(qǐng)（專(zhuān)利權(quán)）人: 森富科技股份有限公司
• 主分類(lèi)號(hào): G11C7/18
• 分類(lèi)號(hào): G11C7/18
• 代理公司: 長(zhǎng)沙正奇專(zhuān)利事務(wù)所有限責(zé)任公司 43113
• 代理人: 何為;袁穎華

一種順序串接式多芯片的內(nèi)存結(jié)構(gòu)，用以進(jìn)行1600MHz以上及1600MHz以下的數(shù)據(jù)傳輸，其包含有基板；數(shù)個(gè)以數(shù)組方式設(shè)置于基板至少一面上的內(nèi)存晶粒，各內(nèi)存晶粒分別具有控制地址單元；以順序串接內(nèi)存晶粒方式連接各控制地址單元的布局線路；設(shè)于布局線路一端的處理單元；以及設(shè)于布局線路一端的反射訊號(hào)吸收單元。藉此，可利用該順序串接內(nèi)存晶粒的布局線路，大幅縮短各內(nèi)存晶粒與布局線路間的距離，并同時(shí)使各控制地址單元間的布局線路縮短，而達(dá)到有效縮短線路布局以及簡(jiǎn)化線路設(shè)計(jì)的功效。

技術(shù)領(lǐng)域

本發(fā)明是有關(guān)于一種順序串接式多芯片的內(nèi)存結(jié)構(gòu)，尤指一種可利用該順序串接內(nèi)存晶粒的布局線路，大幅縮短各內(nèi)存晶粒與布局線路間的距離，并同時(shí)使各控制地址單元間的布局線路縮短，而達(dá)到有效縮短線路布局以及簡(jiǎn)化線路設(shè)計(jì)的功效的內(nèi)存結(jié)構(gòu)。

背景技術(shù)

一般現(xiàn)有的內(nèi)存結(jié)構(gòu)，是于一基板上設(shè)有數(shù)個(gè)記憶晶粒，待各記憶晶粒設(shè)置之后，依所需以打線的方式將各記憶晶粒的腳位相互連接，藉以達(dá)到記憶晶粒的封裝。

但是，由于現(xiàn)有的記憶晶粒是以圍繞的方式設(shè)于基板上，且打線時(shí)是直接將各記憶晶粒接腳的腳位相互連接，并不具有相關(guān)的線路布局設(shè)計(jì)，雖然直接打線的方式在制作上較具有彈性，但對(duì)于不同線路的記憶芯片顆粒而言，則會(huì)造成各線路間的走線較為復(fù)雜，而無(wú)法加以簡(jiǎn)化，使得記憶晶粒與布局線路間的線路距離增加，如此不但導(dǎo)致制作上的復(fù)雜度增加，亦使其無(wú)法于更高頻(1600MHz以上)下運(yùn)作。

有鑒于此，本案的發(fā)明人特針對(duì)前述問(wèn)題深入探討，并藉由多年從事相關(guān)產(chǎn)業(yè)的研發(fā)與制造經(jīng)驗(yàn)，積極尋求解決之道，經(jīng)過(guò)長(zhǎng)期努力的研究與發(fā)展，終于成功地開(kāi)發(fā)出本發(fā)明「順序串接式多芯片的內(nèi)存結(jié)構(gòu)」，藉以改善現(xiàn)有技術(shù)中存在的種種問(wèn)題。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問(wèn)題是：針對(duì)上述現(xiàn)有技術(shù)的不足，提供一種順序串接式多芯片的內(nèi)存結(jié)構(gòu)，可利用該順序串接內(nèi)存晶粒的布局線路，大幅縮短各內(nèi)存晶粒與布局線路間的距離，并同時(shí)使各控制地址單元間的布局線路縮短，而達(dá)到有效縮短線路布局以及簡(jiǎn)化線路設(shè)計(jì)的功效。

為了解決上述技術(shù)問(wèn)題，本發(fā)明所采用的技術(shù)方案是：一種順序串接式多芯片的內(nèi)存結(jié)構(gòu)，用以進(jìn)行1600MHz以上及1600MHz以下的數(shù)據(jù)傳輸，其特點(diǎn)是，其包括有基板、數(shù)個(gè)內(nèi)存晶粒、布局線路、處理單元及反射訊號(hào)吸收單元，該內(nèi)存晶粒以數(shù)組方式設(shè)置于基板的至少一面上，而各內(nèi)存晶粒分別具有控制地址單元；該布局線路以順序串接內(nèi)存晶粒的方式連接各內(nèi)存晶粒的控制地址單元；該處理單元設(shè)于布局線路的一端；該反射訊號(hào)吸收單元設(shè)于布局線路的另一端。

于本發(fā)明上述的實(shí)施例中，所述各內(nèi)存晶粒的控制地址單元為接點(diǎn)。

于本發(fā)明上述的實(shí)施例中，所述布局線路為總線。

于本發(fā)明上述的實(shí)施例中，所述基板設(shè)有數(shù)個(gè)穿孔，且各內(nèi)存晶粒設(shè)于基板的一面上，并使其控制地址單元與穿孔對(duì)應(yīng)，而該布局線路以Ω字形的排列形狀設(shè)于基板的另一面，該控制地址單元以導(dǎo)線透過(guò)各穿孔與布局線路連接。

于本發(fā)明上述的實(shí)施例中，所述內(nèi)存晶粒中的至少一個(gè)內(nèi)存晶粒的控制地址單元以線路外接有另一內(nèi)存晶粒。

于本發(fā)明上述的實(shí)施例中，所述各內(nèi)存晶粒與該布局線路位于基板的同一面上。

于本發(fā)明上述的實(shí)施例中，所述布局線路以Ω字形的排列形狀直接成型于基板的一面上，而各內(nèi)存晶粒直接以控制地址單元與布局線路對(duì)應(yīng)結(jié)合。

于本發(fā)明上述的實(shí)施例中，所述各相鄰的內(nèi)存晶粒的控制地址單元分別相互對(duì)應(yīng)。

于本發(fā)明上述的實(shí)施例中，所述反射訊號(hào)吸收單元為電阻。

于本發(fā)明上述的實(shí)施例中，所述布局線路為交叉形狀的順序串接。

于本發(fā)明上述的實(shí)施例中，所述布局線路為倒Z字形狀的順序串接。