[發(fā)明專利]基于FPGA的仿效ADC的方法及裝置

有效

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• 申請日: 2013-12-17
• 公開（公告）號: CN103699726B
• 公開（公告）日: 2017-01-11
• 發(fā)明（設(shè)計）人: 王憶文;王龍;李輝;李平;許芮銘
• 申請（專利權(quán)）人: 電子科技大學
• 主分類號: G06F17/50
• 分類號: G06F17/50;H03M1/10
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本發(fā)明屬于圖像和音頻處理、測量技術(shù)領(lǐng)域，尤其涉及一種基于FPGA的仿效ADC的方法及裝置。

背景技術(shù)

ADC作為模擬信號到數(shù)字信號的轉(zhuǎn)換橋梁，在圖像和音頻處理、測量等領(lǐng)域有著非常重要的作用，ADC的設(shè)計和建模成為了近年來的研究熱點。

現(xiàn)行的ADC建模方法多數(shù)是基于MATLAB/Simulink平臺的行為級建模，此外，還有使用Verilog-A進行行為級建模，以及采用運放宏模型代替ADC中晶體管級的放大電路進行建模。這些建模方法的主要目的是提高仿真效率，得出的參數(shù)可以有效地指導實際電路的設(shè)計，但這些方法存在和真實系統(tǒng)相連困難，難以仿真實際時序等缺點。

由于高精度ADC開發(fā)板的設(shè)計難度大，往往會滯后于數(shù)字處理或控制板的開發(fā)進度，從而延長了整個系統(tǒng)設(shè)計的開發(fā)及聯(lián)合調(diào)試時間。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種基于FPGA的仿效ADC的方法及裝置，旨在解決現(xiàn)有仿效ADC的方法與真實系統(tǒng)連接困難、難以仿真實際時序的問題。

本發(fā)明是這樣實現(xiàn)的，由于在含有ADC芯片的系統(tǒng)設(shè)計中，ADC的數(shù)字輸出端直接與數(shù)字處理或控制電路相連，因此，ADC的數(shù)字輸出端的信號及其時序和數(shù)字處理或控制電路有直接關(guān)系。所以，直接針對ADC的數(shù)字輸出端，產(chǎn)生ADC的數(shù)字輸出端的信號及其時序，就可以完成對數(shù)字處理或者控制電路的前級ADC的仿效。基于以上思路，本發(fā)明提出一種基于FPGA的仿效ADC的方法，包括以下具體步驟：基于FPGA，采用VHDL硬件描述語言編寫RTL級代碼進行模塊化設(shè)計，對ADC的部分功能進行仿效，所述ADC的部分功能包括：通過串行外設(shè)接口(SPI接口)對ADC的配置寄存器進行讀寫操作，通過配置寄存器的值對ADC的測試模式及參數(shù)進行調(diào)整，ADC的數(shù)字輸出端的輸出信號具有特定時序。

優(yōu)選地，所述測試模式及參數(shù)包括：固定數(shù)模式及其對應參數(shù)，水平漸變數(shù)模式及其對應參數(shù)，垂直漸變數(shù)模式及其對應參數(shù)，條紋數(shù)模式及其對應參數(shù)。

優(yōu)選地，所述固定數(shù)模式為：ADC固定輸出n位全0至n位全1之間的任何一個數(shù)值，其中，n為ADC的轉(zhuǎn)換精度；所述固定數(shù)模式的對應參數(shù)為ADC固定輸出的數(shù)值。

優(yōu)選地，所述水平漸變數(shù)模式為：ADC循環(huán)輸出1行數(shù)據(jù)，1行數(shù)據(jù)分為若干組，每組中的數(shù)據(jù)相同，這些組按照組中數(shù)據(jù)的大小由小到大排列；所述水平漸變數(shù)模式的對應參數(shù)為：1行的數(shù)據(jù)個數(shù)和第1組的數(shù)據(jù)大小，每組包含的數(shù)據(jù)個數(shù)，以及相鄰兩組數(shù)據(jù)大小之差。

優(yōu)選地，所述垂直漸變模式為：ADC循環(huán)輸出1頁數(shù)據(jù)，1頁數(shù)據(jù)橫向分為若干組，每組數(shù)據(jù)分為若干行，每組中的數(shù)據(jù)相同，這些組按照組中數(shù)據(jù)的大小由小到大排列；所述垂直漸變模式的對應參數(shù)為：每組包含的行數(shù)，1行的數(shù)據(jù)個數(shù)，每組數(shù)據(jù)的大小，第1組的數(shù)據(jù)大小，以及相鄰兩組數(shù)據(jù)大小之差。

優(yōu)選地，所述條紋數(shù)模式及對應參數(shù)為：ADC循環(huán)輸出1行數(shù)據(jù)，1行數(shù)據(jù)分為若干組，1行中有大小不同的2種數(shù)據(jù)，每組含1種數(shù)據(jù)，相鄰兩組數(shù)據(jù)不同，這些組交替排列；所述條紋數(shù)模式的對應參數(shù)為：1行的數(shù)據(jù)個數(shù)和2種數(shù)據(jù)的大小，每組包含的數(shù)據(jù)個數(shù)。

優(yōu)選地，所述ADC的數(shù)字輸出端的輸出信號所具有特定時序：

輸出模數(shù)轉(zhuǎn)換后的數(shù)據(jù)或者測試模式輸出的數(shù)據(jù)相對于采樣時鐘有固定延遲；

模數(shù)轉(zhuǎn)換后的數(shù)據(jù)或者測試模式輸出的數(shù)據(jù)相對于后續(xù)電路接收數(shù)據(jù)所用的時鐘滿足建立時間關(guān)系。

本發(fā)明進一步提供了一種基于FPGA的仿效ADC的裝置，包括：

串行外設(shè)接口模塊，用于對仿效ADC的配置寄存器進行讀寫操作，所述仿效ADC為權(quán)利要求1中所述采用VHDL硬件描述語言編寫RTL級代碼完成的總體模塊化設(shè)計；

測試模式模塊，用于根據(jù)仿效ADC的測試模式及參數(shù)，產(chǎn)生并輸出測試模式的輸出數(shù)據(jù)，所述測試模式及參數(shù)包括固定數(shù)模式及對應參數(shù)、水平漸變數(shù)模式及對應參數(shù)、垂直漸變數(shù)模式及對應參數(shù)、條紋數(shù)模式對應參數(shù)，所述測試模式的輸出數(shù)據(jù)為ADC在不同的測試模式下產(chǎn)生的不同數(shù)據(jù)輸出；

時序模擬模塊，用于模擬ADC的數(shù)字輸出端的信號的特定時序。

優(yōu)選地，所述特定時序包括：

輸出模數(shù)轉(zhuǎn)換后的數(shù)據(jù)或者測試模式輸出的數(shù)據(jù)相對于采樣時鐘有固定延遲；

模數(shù)轉(zhuǎn)換后的數(shù)據(jù)或者測試模式輸出的數(shù)據(jù)相對于后續(xù)電路接收數(shù)據(jù)所用的時鐘滿足建立時間關(guān)系。