[發明專利]金屬氧化物半導體(MOS)晶體管及其制作方法

有效

• 申請號: 201310655295.1
• 申請日: 2013-12-06
• 公開（公告）號: CN103872132B
• 公開（公告）日: 2019-08-06
• 發明（設計）人: 權勇·林;斯坦利·升澈·松;阿米塔比·賈殷
• 申請（專利權）人: 德州儀器公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/10;H01L21/336;H01L21/28
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 林斯凱

本發明揭示一種金屬氧化物半導體晶體管MOS及其制作方法，其中相對于柵極電極的寬度增加有效溝道長度。在結構的表面處形成上覆于虛擬柵極電介質材料上的虛擬柵極電極，所述結構具有自對準的源極/漏極區域及在虛擬柵極結構的側壁上的電介質間隔件。所述虛擬柵極電介質下伏于所述側壁間隔件下。在包含從所述間隔件下方移除所述虛擬柵極電極及所述下伏虛擬柵極電介質材料之后，執行硅蝕刻以在下伏襯底中形成凹部。相對于所述凹部的底部的蝕刻，此蝕刻由于晶體定向而在底切側上為自限制的。接著，將所述柵極電介質及柵極電極材料沉積到其余空隙中，舉例來說以形成高k金屬柵極MOS晶體管。

相關申請案的交叉參考

不適用。

關于聯邦資助的研究或開發的聲明

不適用。

技術領域

本發明在集成電路及其制造領域中。本發明的實施例更明確地說涉及具有極窄柵極電極的金屬氧化物半導體場效應晶體管(MOSFET)。

背景技術

許多現代電子裝置及系統現在包含用于控制及管理寬廣范圍的功能及有用應用的實質計算能力。此項技術中基礎的是，實現晶體管及其它固態裝置的結構的物理特征大小的大小的減小實現每單位“芯片”面積較多電路功能的較大集成，或相比來說，給定電路功能的芯片面積的減小的消耗。給定成本的集成電路的能力已由于此小型化趨勢而大大增加。

近年來半導體技術中的進步已使得最小裝置特征大小(例如，金屬氧化物半導體(MOS)晶體管的界定晶體管溝道長度的柵極電極的寬度)能夠縮小為極亞微米范圍。現有技術水平晶體管溝道長度現在接近亞20納米范圍，其為與源極及漏極耗盡區寬度相同的數量級。然而，在這些極小溝道長度下，已觀察到MOS晶體管的電特性中的特定不合意的效應。這些不合意的效應在此項技術中稱為“短溝道效應”或“SCE”。

這些短溝道效應中的一者在此項技術中稱為“彈道運輸行為”或表面散射，其將載子遷移率減小到足以在晶體管的電性質中觀察到的程度。已觀察到，大約20nm或小于20nm的柵極寬度(即，有效溝道長度)易經受此短溝道效應。

另一短溝道效應稱為漏極誘發的勢壘降低，其指具有極短溝道長度的晶體管中的溝道區域中的載子的電位勢壘的減小。此勢壘降低允許電子甚至在柵極到源極電壓低于閾值電壓的情況下在V_ds偏置下從源極行進到漏極。在數字電路中，特別是在對電力消耗敏感的應用(例如移動裝置、可植入醫療裝置及其它電池供電的系統)中，此亞閾值泄漏通常為不合意的。

另一不合意的亞閾值效應稱為逆窄寬度效應(“INWE”)，其中閾值電壓隨較窄溝道寬度變低。已觀察到，此效應集中于晶體管溝道的邊緣處，尤其在下伏于柵極電極下的有源場邊緣處。由于INWE造成的泄漏通常展現跨過特別是在其中溝道邊緣未得到很好控制的裝置中的晶體管群體的相對大的變化。此大的變化在依賴于裝置特性的良好匹配的那些模擬電路中尤其有問題。

其它短溝道效應包含：速度飽和，其減小跨導；碰撞電離，其可致使源極到襯底泄漏；及“熱”電子的產生及陷獲，其通過隨時間增加其閾值電壓而使晶體管性能降級。

通過其它背景的方式，將MOS晶體管特征大小比例縮小成深亞微米領域迫使將MOS柵極電介質層(如果使用常規柵極電介質層(例如，二氧化硅))薄化到從柵極電流泄漏、制造合格率及可靠性的立場可有問題的程度。響應于常規柵極電介質材料的此限制，所謂的“高k”柵極電介質(例如氧化鉿(HfO₂))已變得流行。這些電介質具有比二氧化硅及氮化硅高的電介質常數，從而準許那些膜比對應二氧化硅膜在物理上厚，同時保持適合于供在高性能MOS晶體管中使用。尤其與這些高k柵極電介質組合的金屬及金屬化合物(例如鈦氮化物、鉭硅氮化物、鉭碳化物等等)的柵極電極現在也在現代MOS技術中流行。這些金屬柵極電極消除特別是在需要這些技術的極小特征大小處顯而易見的不合意的多晶硅耗盡效應。