[發明專利]半導體器件及其制造方法

有效

• 申請號: 201310631444.0
• 申請日: 2013-11-29
• 公開（公告）號: CN104064550A
• 公開（公告）日: 2014-09-24
• 發明（設計）人: 神吉剛司
• 申請（專利權）人: 富士通株式會社
• 主分類號: H01L23/538
• 分類號: H01L23/538;H01L21/768
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 顧晉偉;全萬志

技術領域

本發明涉及半導體器件及其制造方法。

背景技術

近年來，隨著對緊湊且高性能的電子設備的日益增長的需求，半導體芯片和電路板的尺寸變得越來越小，而端子的數目和層的數目卻在增加。在電路板上的電子元件的封裝密度也在增加。端子數目的增加和端子之間的間距的減小導致對電路板或封裝件中所用的再布線互連體（rewiring interconnect）的小型化的另一需求。為此，用于再布線互連體的微制造技術正引起關注。

包括封裝基板、晶圓級封裝（WLP）和硅中介層的電路板的許多類型是已知的。在多個芯片經由硅中介層連接至封裝基板的結構中，在硅中介層中的再布線互連體（即芯片到芯片互連體）的線寬變得較小。對于制造技術，大馬士革工藝（damascene process）正取代常規的半加成工藝。

通常，用于在封裝基板中所用的組合（子復合）襯底的再布線互連體或在晶圓級封裝中的再布線互連體是通過半加成工藝制造的。然而，半加成工藝難以控制蝕刻線寬以及銅（Cu）籽層與鈦（Ti）粘合層（或阻擋金屬層）的粘合強度。因此，當制造線寬和間隔寬度等于或小于5μm的精細互連圖案時，優選大馬士革工藝。

圖1A示出大馬士革工藝，其中在絕緣膜101中形成溝槽并且通過濺射在溝槽中形成鈦膜和銅膜的層堆疊體（Cu/Ti堆疊體）。Ti用作阻擋金屬103，Cu用作鍍覆籽金屬（plating seed metal）。用電解產生的銅鍍層104填充溝槽。通過化學機械拋光（CMP）移除多余的銅。然后，通過CMP或濕法蝕刻移除在襯底101的表面上剩余的阻擋金屬103以提供大馬士革互連體。（參見，例如下面列出的專利文獻1和2）。

通常，使用鈷（Co）、鎳（Ni）等將金屬蓋件106設置為在大馬士革互連體的表面上方的蓋阻擋層，這是因為露出了互連體在CMP后的表面而沒有阻擋物。然后，在襯底101上方形成絕緣膜102。

現有技術文獻：

專利文獻1：日本公開特許公報第2000-260769號

專利文獻2：日本公開特許公報第2007-73974號

專利文獻3：日本公開特許公報第2012-9804號

發明內容

要解決的技術問題

如果通過化學鍍來形成金屬蓋件106，那么金屬蓋件106的材料不沉積在由鈦等形成的阻擋金屬103上方。為此，Cu層104、阻擋金屬103和金屬蓋件106之間的邊界“A”是薄弱的。由于銅從邊界的擴散，因此產品的可靠性和耐久性劣化。

問題的解決方案

鑒于上述問題，本發明提供一種可以防止來自嵌入式互連體的銅擴散的半導體器件及其制造方法。

在本發明的一個方面，半導體器件包括：

設置在絕緣膜的溝槽中的銅互連體；

沿絕緣膜與銅互連體之間的邊界設置在絕緣膜上的金屬膜；

設置在溝槽的內壁與銅互連體之間并在金屬膜上方延伸的阻擋金屬；

覆蓋銅互連體和位于金屬膜上方的阻擋金屬的第一金屬蓋件；以及

連續地覆蓋第一金屬蓋件、阻擋金屬和金屬膜的第二金屬蓋件。

在本發明的另一方面，提供了半導體器件的制造方法。所述方法包括：

在絕緣膜上方形成金屬掩模；

利用金屬掩模在絕緣膜中形成溝槽；

在溝槽的內壁上方和金屬掩模上方形成阻擋金屬；

經由阻擋金屬在溝槽中形成銅互連體；

通過化學鍍在銅互連體上方形成第一金屬蓋件以使得第一金屬蓋件能夠鋪展到阻擋金屬的一部分上；

使用第一金屬蓋件作為掩模將金屬掩模和阻擋金屬的剩余部分移除，同時保留阻擋金屬的所述部分和金屬膜的位于第一金屬蓋件下方的部分；以及

通過化學鍍在第一金屬蓋件上方形成第二金屬蓋件以便連續地覆蓋第一金屬蓋件、阻擋金屬的所述部分和金屬掩模的所述部分。

本發明的優點

在具有嵌入式互連體的半導體器件中，可以防止銅擴散并且改善了器件的可靠性和耐久性。

附圖說明

圖1A為說明在常規大馬士革工藝中出現的問題的示意圖；

圖1B示出在引導至本發明的過程期間設想的大馬士革互連體的結構；

圖2示出根據實施方案的互連體的結構；

圖3示出根據實施方案的互連體的制造過程；

圖4示出根據實施方案的互連體的在圖3的過程之后的制造過程；

圖5為應用實施方案的結構和方法的半導體器件的示意圖；

圖6A示出用于評估互連體的可靠性的測量模型；