[發明專利]半導體器件及其形成方法

有效

• 申請號: 201310626171.0
• 申請日: 2013-11-28
• 公開（公告）號: CN103871894A
• 公開（公告）日: 2014-06-18
• 發明（設計）人: G·科恩;M·A·古羅恩;A·格里爾;L·希
• 申請（專利權）人: 國際商業機器公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/06
• 代理公司: 北京市中咨律師事務所 11247
• 代理人: 賀月嬌;于靜

背景技術

本公開涉及基于半導體的電子器件，更具體地，涉及全包圍柵（gate-all?around）半導體納米線場效應晶體管（FET）及其形成方法。

背景技術

在互補金屬氧化物半導體（CMOS）器件的發展中，諸如例如FinFET、三柵和全包圍柵半導體納米線場效應晶體管（FET）的非平面半導體器件的使用是下一步。對于獲得具有均勻電學特性的器件，將這種非平面半導體器件制造為在器件區域中具有最小變化是關鍵的。

發明內容

本公開提供了一種以如下方式使半導體納米線懸置的方法：其中，每條懸置的半導體納米線與襯底表面之間的垂直距離被很好地控制并且不依賴于半導體納米線的尺寸。在本公開中這是通過利用包括緊靠掩埋氧化物層且位于其下方的掩埋氮化硼層的襯底而實現的。該掩埋氮化硼層與傳統絕緣體上半導體（SOI）襯底的掩埋氧化物層相比更抗蝕刻。因此，可以實現每條懸置的半導體納米線的中央部分與襯底表面（即，掩埋氮化硼層的最上表面的一部分）之間的恒定垂直距離。

在本公開的一個方面中，提供了一種形成半導體器件的方法。本公開的該方法包括提供一結構，該結構自下而上包括處理襯底（handle?substrate）、位于所述處理襯底的最上表面上方的掩埋氮化硼層、位于所述掩埋氮化硼層的最上表面上的掩埋氧化物層、以及位于所述掩埋氧化物層的最上表面上的頂部半導體層。接下來，將第一半導體襯墊（pad）、第二半導體襯墊和多條半導體納米線構圖（pattern）到所述頂部半導體層中，所述半導體納米線以梯子狀構造連接所述第一半導體襯墊和所述第二半導體襯墊。通過從所述多條半導體納米線中的每條半導體納米線下方去除所述掩埋氧化物層的一部分而使每條半導體納米線懸置，其中所述掩埋氮化硼層的最上表面的一部分暴露。接下來，形成包括包圍每條半導體納米線的柵極電介質和柵極的全包圍柵場效應晶體管。

在本公開的另一方面中，提供了一種半導體器件。該半導體器件包括第一掩埋氧化物層部分和第二掩埋氧化物層部分，所述第一掩埋氧化物層部分和所述第二掩埋氧化物層部分中的每一者都位于掩埋氮化硼層的最上表面上，其中所述掩埋氮化硼層的所述最上表面的位于所述第一和第二掩埋氧化物層部分之間的部分暴露。所述器件還包括位于所述第一掩埋氧化物層部分的頂上的第一半導體襯墊、以及位于所述第二掩埋氧化物層部分的頂上的第二半導體襯墊。還存在多條半導體納米線，所述半導體納米線以梯子狀構造連接所述第一半導體襯墊和所述第二半導體襯墊并且懸置在所述掩埋氮化硼層的所述最上表面的暴露部分上方。

附圖說明

圖1A是根據本公開實施例的示例性半導體結構的自頂向下視圖，該半導體結構自下而上包括處理襯底、掩埋氮化硼層、掩埋氧化物層和頂部半導體層。

圖1B是該示例性半導體結構的沿著圖1A中的平面A1-A2的垂直橫截面視圖。

圖2是根據本公開實施例的另一示例性半導體結構的垂直橫截面視圖，該半導體結構自下而上包括處理襯底、第一掩埋氧化物層、掩埋氮化硼層、第二掩埋氧化物層和頂部半導體層。

圖3是根據本公開實施例在形成多條半導體納米線之后的圖1的示例性半導體結構的自頂向下視圖。

圖4A是根據本公開實施例在形成多條懸置的半導體納米線之后的圖3的示例性半導體結構的自頂向下視圖。

圖4B是該示例性半導體結構的沿著圖4A中的平面A1-A2的垂直橫截面視圖。

圖5A是根據本公開實施例在對所述多條懸置的半導體納米線中的每一條懸置的半導體納米線進行減薄和整形（reshape）之后的圖4A的示例性半導體結構的自頂向下視圖。

圖5B是該示例性半導體結構的沿著圖5A中的平面A1-A2的垂直橫截面視圖。

圖6A是根據本公開實施例在形成全包圍柵FET之后的圖5A的示例性半導體結構的自頂向下視圖。

圖6B是該示例性半導體結構的沿著圖6A中的平面A1-A2的垂直橫截面視圖。

圖7A是根據本公開實施例在形成自對準的硅化物接觸之后的圖6A的示例性半導體結構的自頂向下視圖。

圖7B是該示例性半導體結構的沿著圖7A中的平面A1-A2的垂直橫截面視圖。

圖8A是根據本公開實施例在形成接觸層級（level）結構之后的圖7A的示例性半導體結構的自頂向下視圖。

圖8B是該示例性半導體結構的沿著圖8A中的平面A1-A2的垂直橫截面視圖。

具體實施方式