[發明專利]一種兩通道并行信號處理模塊

無效

• 申請號: 201310619595.4
• 申請日: 2013-11-29
• 公開（公告）號: CN103678231A
• 公開（公告）日: 2014-03-26
• 發明（設計）人: 萬傳彬;陸建國;王林;陳剛;李華;王云;樊宏坤
• 申請（專利權）人: 成都國蓉科技有限公司
• 主分類號: G06F13/40
• 分類號: G06F13/40
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及一種信號處理模塊，更具體的說是涉及一種兩通道并行信號處理模塊。

背景技術

VPX是一種新的總線技術，VPX總線是VITA(VME?International?Trade?Association,?VME國際貿易協會)組織于2007年在其VME總線基礎上提出的新一代高速串行總線標準。VPX總線技術現在也逐漸用于信號處理領域。?

發明內容

本發明提供了一種兩通道并行信號處理模塊，采用VPX總線連接各種電器件，解決了以往信號處理模塊處理速度慢的問題。

為解決上述的技術問題，本發明采用以下技術方案：一種兩通道并行信號處理模塊，包括VPX背板連接器以及與VPX背板連接器連接的第一FPGA和兩個DSP，所述第一FPGA連接有第二FPGA和第三FPGA，所述兩個DSP均分別連接有DDR2?SDRAM和NOR?FLASH存儲器。

所述兩個DSP均通過以太網PHY芯片與VPX背板連接器連接。

所述第一FPGA分別通過串行解串器和RS644接口與VPX背板連接器連接。

所述第一FPGA型號為Spartan-6?XC6SLX100,所述第二FPGA和第三FPGA型號均為XC5VLX50T。

所述兩個DSP型號為TMS320C6455，所述兩個DSP均通過EMIF與第一FPGA連接。

所述第二FPGA和第三FPGA均通過GPIO與第一FPGA連接。

與現有技術相比，本發明的有益效果是：本發明設計的這種兩通道并行信號處理模塊，結構簡單，信號處理速度快。

附圖說明

下面結合附圖和具體實施方式對本發明作進一步詳細說明。

圖1為本發明的結構示意圖。

具體實施方式

下面結合附圖對本發明作進一步的說明。

實施例1

如圖1所示的一種兩通道并行信號處理模塊，包括VPX背板連接器以及與VPX背板連接器連接的第一FPGA和兩個DSP，所述第一FPGA連接有第二FPGA和第三FPGA，所述兩個DSP均分別連接有DDR2?SDRAM和NOR?FLASH存儲器。

本實施例中外部并行模擬信號通過VPX背板連接器分別通過兩個DSP轉換成數字信號，并進行修改和強化，再通過DSP處理輸入到第一FPGA，第一FPGA將兩個并行信號分別輸送到第二FPGA和第三FPGA分開處理，保證處理量的同時也可避免數據出錯，再將處理后的信號返回相應的DSP內，并通過DDR2?SDRAM和NOR?FLASH存儲器進行數據存儲和冗余備份，存儲后處理信號再通過VPX背板連接器輸出實現信號處理。DDR2?SDRAM和NOR?FLASH存儲器均可設置多用于增加存儲量。

本實施例通過采用VPX總線方式，通過VPX背板連接器實現了各個FPGA和DSP以及DDR2?SDRAM和NOR?FLASH存儲器的連接，采用VPX總線的通信方式不僅充分利用了FPGA和DSP的性能，而且通信傳輸穩定，數據處理能力和運行速度均有所提高，提高了信號處理的可靠性和穩定性。

FPGA即現場可編程門陣列；DSP即微處理器；DDR2?SDRAM即隨機存取存儲器。

實施例2

本實施例在實施例1的基礎上增加了以下結構：所述兩個DSP均通過以太網PHY芯片與VPX背板連接器連接。

本實施例中為實現多種通信方式，在DSP和VPX背板連接器之間連接以太網PHY芯片用于實現網口通信。

實施例3

本實施例在實施例1或實施例2的基礎上加設了串行解串器，其具體結構為：所述第一FPGA分別通過串行解串器和RS644接口與VPX背板連接器連接。

本實施例中的串行解串器（即SERDES，串行器/解串器）主要用于支持長距離的數據信號傳輸，提高信號傳輸穩定性。

實施例4

本實施例在實施例3的基礎上做了進一步優化，具體為：所述第一FPGA型號為Spartan-6?XC6SLX100,所述第二FPGA和第三FPGA型號均為XC5VLX50T。

本實施例中Spartan-6?XC6SLX100和XC5VLX50T性能優越，成本和功耗低，處理速度快，能很好的實現信號處理，同時降低能耗。

實施例5

本實施例在上述任一實施例的基礎上做了如下優化：所述兩個DSP型號為TMS320C6455，所述兩個DSP均通過EMIF與第一FPGA連接。