[發明專利]嵌入式處理器的高速緩存容錯機制

有效

• 申請號: 201310597104.0
• 申請日: 2013-11-22
• 公開（公告）號: CN103645964B
• 公開（公告）日: 2017-05-10
• 發明（設計）人: 馬鵬
• 申請（專利權）人: 中國電子科技集團公司第三十二研究所
• 主分類號: G06F11/10
• 分類號: G06F11/10
• 代理公司: 上海漢聲知識產權代理有限公司31236
• 代理人: 郭國中

1.一種嵌入式處理器的高速緩存容錯方法，其特征在于，其包括以下步驟：

步驟一，嵌入式處理器內有指令高速緩存和數據高速緩存；指令高速緩存有一個讀端口和一個寫端口；寫高速緩存時，寫端口根據寫數據總線上的數據生成奇偶校驗碼；

步驟二，讀高速緩存時，讀端口鎖存從高速緩存讀出數據和奇偶校驗碼，同時鎖存讀高速緩存的訪問地址；

步驟三，讀端口對鎖存的數據生成奇偶校驗碼，并與讀端口讀出的奇偶校驗碼比較，如果一致，則認為沒有出現錯誤；如果不一致，則認為高速緩存出現錯誤；

步驟四，只有讀端口檢查高速緩存中的數據是否錯誤，在出現錯誤時，將通過異常處理方式解決數據錯誤；

步驟五，執行異常處理方式；

所述指令高速緩存的讀端口與指令單元連接；數據高速緩存有一個可讀可寫端口和一個只寫端口；數據高速緩存的可讀可寫端口與加載/存儲單元連接；執行加載指令時，讀數據高速緩存；執行存儲指令時，寫數據高速緩存；

所述步驟一生成奇偶校驗碼時，以字節為單位，即一個字節生成一位奇偶校驗碼，兩個字節生成兩位奇偶校驗碼，依此類推；

所述步驟四中如果指令單元讀指令高速緩存出現錯誤，將產生指令高速緩存錯誤異常，異常地址為對應讀指令高速緩存的地址；如果加載/存儲單元執行加載指令時，數據高速緩存出現錯誤，將產生數據高速緩存錯誤異常，異常地址為加載指令的地址，同時異?，F場還保存讀數據高速緩存的地址；

所述異常處理方式由操作人員控制；

所述異常處理方式包括以下步驟：將數據出錯的高速緩存塊置為無效，然后退出異常處理程序，重新執行出現異常的指令；

所述步驟一生成的奇偶校驗碼與數據總線上寫數據同時寫入高速緩存的數據隨機存儲器。