[發明專利]半導體器件及其制造方法

有效

• 申請號: 201310581642.0
• 申請日: 2013-11-18
• 公開（公告）號: CN103594475A
• 公開（公告）日: 2014-02-19
• 發明（設計）人: 李迪
• 申請（專利權）人: 唐棕
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L21/8247
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 蔡純;馮麗欣

技術領域

本發明涉及半導體技術，更具體地，涉及三維結構的半導體器件及其制造方法。

背景技術

近年來，由于可以成倍地提高集成度、減小芯片占用面積以及降低成本，三維結構的半導體器件引起了廣泛的關注。尤其是在存儲器領域，半導體制造工藝的進步導致半導體器件的特征尺寸越來越小，結果，通過改進半導體制造工藝提高存儲密度越來越困難。三維結構的存儲器成為提高存儲密度的關鍵。

可以將平面半導體器件堆疊成多個層面，在相鄰的層面之間設置絕緣層和提供互連來實現簡單的三維結構。這種三維存儲器的存儲密度可以與層面數目成比例地提高。或者，可以進一步將存儲單元自身也從平面器件改變為垂直器件，這減小了每個存儲單元的芯片占用面積，從而進一步提高存儲器的存儲密度。

NAND和NOR是目前市場上兩種主要的非易失性閃存技術。閃存的寫入操作只能在空或已擦除的單元內進行。NAND閃存執行擦除操作簡單，而NOR閃存則要求在進行擦除前先要將目標塊內所有的位都寫為0。NAND結構可以實現更小的存儲單元，從而達到更高的存儲密度。已經公開了三維結構的NAND閃存和NOR閃存。

應當注意，在三維結構的存儲器中，在存儲單元陣列周邊還設置有接觸區域，用于提供垂直互連和引出字線等。接觸區域的結構比存儲單元陣列區域復雜，其中包括通道孔和層間電介質等。結果，接觸區域可能引入附加的雜質、以及電和機械缺陷，導致存儲單元陣列不能正常操作。

仍然期望進一步提高三維結構的半導體器件的可靠性。

發明內容

本發明的目的是提供一種高可靠性的三維半導體器件及其制造方法。

根據本發明的一方面，提供一種半導體器件，包括:第一區域，第一區域包括堆疊的多個器件單元，所述多個器件單元的相鄰器件單元由層間絕緣層隔開，并且每一個器件單元包括相應的柵極導體；以及第二區域，第二區域與第一區域鄰接，所述層間絕緣層和所述柵極導體從第一區域延伸至第二區域，第二區域包括分別將柵極導體與導線相連接的導電通道，其中，所述第二區域還包括用于支撐所述層間絕緣層和所述柵極導體的支撐柱。

優選地，所述多個器件單元包括公共的垂直溝道。

進一步優選地，所述多個器件單元還包括公共的芯部絕緣層，并且所述垂直溝道圍繞所述芯部絕緣層。

優選地，所述支撐柱包括所述垂直溝道和所述芯部絕緣層。

優選地，所述支撐柱由非晶硅和多晶硅中的一種組成。

進一步優選地，所述半導體器件還包括半導體襯底，其中所述支撐柱由多晶硅組成，所述支撐柱的底部和半導體襯底屬于同一晶疇。

優選地，所述支撐柱中相鄰的支撐柱之間的距離小于層間絕緣層厚度的100倍。

優選地，當所述層間絕緣層130厚度小于50納米時，所述支撐柱中相鄰的支撐柱之間的距離小于或等于5微米。

優選地，所述半導體器件包括半導體襯底，并且所述支撐柱至少部分地嵌入所述半導體襯底中。

優選地，所述多個器件單元分成堆疊的多個層面，每個層面的多個器件單元按行和列排列，并且位于同一列的器件單元包括公共的柵極導體，而相鄰列的器件單元的柵極導體之間由另一個絕緣層隔開。

優選地，在第二區域，所述多個器件單元的柵極導體呈臺階狀，每個層面的柵極導體形成一級臺階。

優選地，所述半導體器件是NAND存儲器，并且所述多個器件單元中的至少一些器件單元形成實際的存儲單元串，所述多個器件單元中的至少另外一些器件單元形成假存儲單元串，所述支撐柱是假存儲單元串。

根據本發明的另一方面，提供一種制造半導體器件的方法，所述半導體器件包括第一區域和第二區域，第一區域包括堆疊的多個器件單元，第二區域包括用于外部接觸的導電通道，所述方法包括：形成多個犧牲層和多個層間絕緣層交替堆疊的疊層；形成穿過所述疊層中的各個層的開口；在第一區域的開口內形成垂直溝道；在第二區域的開口內形成支撐柱；去除所述多個犧牲層，使得所述多個層間絕緣層懸空，并且由所述垂直溝道和所述支撐柱支撐，在相鄰的層間絕緣層之間，暴露所述垂直溝道的一部分表面；在所述垂直溝道的所述一部分表面上形成中間電介質層；以及在相鄰的層間絕緣層之間形成柵極導體，所述柵極導體與所述垂直溝道之間由所述中間電介質層隔開。

優選地，所述垂直溝道是所述第一區域的開口內的共形層，所述方法還包括：在所述第一區域的開口內的剩余空間內形成芯部絕緣層。

優選地，所述支撐柱與所述垂直溝道同時形成，并且具有相同的結構和材料。