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[發明專利]數字熒光示波器隨機采樣擾相電路設計方法有效

專利信息
申請號: 201310566759.1 申請日: 2013-11-14
公開(公告)號: CN104007300A 公開(公告)日: 2014-08-27
發明(設計)人: 呂華平 申請(專利權)人: 江蘇綠揚電子儀器集團有限公司
主分類號: G01R13/02 分類號: G01R13/02
代理公司: 暫無信息 代理人: 暫無信息
地址: 212200 江*** 國省代碼: 江蘇;32
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摘要:
搜索關鍵詞: 數字 熒光 示波器 隨機 采樣 電路設計 方法
【說明書】:

技術領域

發明屬電子測量儀器領域,尤其涉及一種數字熒光示波器隨機采樣擾相電路的實現方法。

背景技術

在高速數據采集系統中,實時采樣對信號的捕獲能力受到了A/D最高采樣速率的限制。根據Nyquist采樣定理,若輸入信號最高頻率為fs,則系統采樣率fc必須滿足波形重建的條件,即fc≥2fs,為滿足實際采集系統的需要,一般應滿足fc≥5fs。可見,隨著輸入信號頻率的提高,對A/D轉換器的要求也更加苛刻。

隨機采樣系統通過對周期信號的多次采樣,把在信號不同周期中采樣得到的數據進行重新排序,實現重建的信號波形。工作于隨機采樣模式的高速數據采集系統,信號頻率可以很高,而采樣頻率可以較低。

隨機采樣技術實現的關鍵在于:每次采樣時刻相對于觸發點的延遲時間是隨機的,即此延遲值在一個采樣周期內均勻分布。但在實際的應用中可以發現,隨著輸入信號頻率的提高,觸發點與采樣時刻之間的隨機性減弱,直接導致完成一次等效采樣時間增加,降低了數據采集系統的波形更新率。為此,通過對采樣時鐘人為加入擾動,使采樣時刻相對于觸發點的延遲趨于隨機分布,可以提高波形更新率。

發明內容

本發明的技術效果能夠克服上述缺陷,提供一種數字熒光示波器隨機采樣擾相電路設計方法,其實現時鐘周期內任意位置的精確相位控制。

為實現上述目的,本發明采用如下技術方案:其包括如下步驟:

(1)采用待測信號作為觸發源,當信號電平上升超過上升沿觸發電平或信號電平下降低于下降沿觸發電平時,觸發電路產生一個觸發脈沖,該脈沖激活數據采集電路,并在采樣時鐘作用下進行一次采樣,從而獲得信號某一時刻的值,通過測量每次ADC采樣序列起點與信號觸發時刻的相位差,就能確定本次采樣序列在信號波形中的位置;

(2)由于采樣時鐘與信號是相互獨立的,此相位差將是一個隨機值,將采樣值和此相位差值同時存儲,按照相差大小順序排列,在疊加次數足夠大時,可以遍布所有可能的波形采樣過程,從而重構目標信號的完整采樣波形。

由于采樣時鐘與信號是相互獨立的,此相位差將是一個隨機值,將采樣值和此相位差值同時存儲,按照相差大小順序排列,在疊加次數n足夠大時,可以遍布所有可能的波形采樣過程,從而重構目標信號的完整采樣波形,即等同于一個完整的波形采樣。見附圖2是不同采樣時刻的波形根據相位差的大小順序排放,組成完整波形過程。

ADC采樣序列與觸發起始位置的相位差為一隨機值,最小為0,最大為一個采樣周期T。根據所需的等效采樣率的不同,需對一個采樣周期作不同精度的劃分,只有落在不同劃分區間內的采樣數據序列方參與最終的排列,這樣就可以保證最終組出的波形遍布到了一個周期的各部分。若所需等效采樣率遠高于采樣頻率時,例如ADC實時采樣率為125MHz時,為了實現25GHz的等效采樣率,必須將ADC一個采樣周期(8ns)等分為200個區間,當所有區間均被遍布到時,方可組出一幀完整波形。

在理想情況下,采樣時鐘可能位于信號的任一位置,即采樣點與觸發點之間的時間間隔(觸發相位差)是一個隨機值,這樣波形疊加重組過程可以很快完成。但隨著輸入信號頻率的提高,此相位差的隨機性減弱,可能有相當一部分相位差值在很長時間內無法遍歷到,其直接結果就是影響信號重組的更新率,導致整個數據采集系統反應遲緩,影響整體性能。為此,我們利用FPGA為ADC的采樣時鐘加入擾相模塊。當觸發電路產生觸發脈沖,激活一輪采樣過程后,采集的數據會根據各自相位差的不同,送入FPGA進行波形重組。在此處理過程中,若對采樣時鐘進行有規則的相移,將使得下一輪觸發采集開始時,ADC采樣序列起點與信號觸發時刻的相位差有較大改變,從而增加采樣點與觸發點間相位差的隨機性。

對ADC采樣時鐘進行擾相有多種實現方法,如采用分立元件實現,但這種方法存在電路復雜、可靠性差等缺點。本發明利用FPGA器件的高度并行性特點,在對采集下的數據進行后續處理的過程中,實現了ADC采樣時鐘的精細延時,具有電路簡單、功能強、修改方便和可靠性高等優點。Virtex4系列FPGA是Xilinx公司的主流可編程邏輯器件,每片器件中有4~12個數字時鐘管理器DCM(DigitalClockManager),每個DCM均提供了時鐘去歪斜、頻率合成及移相,甚至動態重配置等應用范圍廣、功能強大的時鐘管理功能。它利用延時鎖定環DLL,消除時鐘焊盤和內部時鐘引腳間的擺動,同時它還提供多種時鐘控制技術,實現時鐘周期內任意位置的精確相位控制,非常適合時序微調應用,對設置和保持時序對準非常關鍵。

附圖說明

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