[發明專利]一種高速延遲鎖相環

有效

• 申請號: 201310526858.7
• 申請日: 2013-10-30
• 公開（公告）號: CN103546151B
• 公開（公告）日: 2017-02-08
• 發明（設計）人: 亞歷山大;劉成
• 申請（專利權）人: 西安紫光國芯半導體有限公司
• 主分類號: H03L7/099
• 分類號: H03L7/099;H03L7/085
• 代理公司: 西安智邦專利商標代理有限公司61211
• 代理人: 張倩

技術領域

本發明涉及一種高速延遲鎖相環。

背景技術

現有的延遲鎖相環結構如圖1所示，輸入時鐘信號在經過DLL延遲鏈傳輸時有占空比失真的情況，如圖2所示，這樣就會導致以下缺陷：

1、高頻時鐘信號會丟失；

2、輸入時鐘信號的占空比很小時時鐘信號會丟失。

發明內容

為了解決現有的延遲鎖相環存在高頻時鐘信號丟失或占空比很小時時鐘信號丟失的技術問題，本發明提供一種高速延遲鎖相環。

本發明的技術解決方案為：

一種高速延遲鎖相環，包括時鐘組合電路、DLL邏輯控制電路以及DLL鑒相器，其特殊之處在于：還包括分頻器、第一DLL延遲鏈、第二DLL延遲鏈、第一反相器以及第二反相器，所述分頻器的輸入端接輸入時鐘，所述分頻器的輸出端與第一DLL延遲鏈連接，所述第一DLL延遲鏈與第二DLL延遲鏈之間通過第一反相器連接，所述第二DLL延遲鏈的輸出端通過第二反相器同時與占空比校正電路DCC和時鐘組合電路的輸入端連接，所述DLL邏輯控制電路同時控制第一DLL延遲鏈和第二DLL延遲鏈，時鐘組合電路輸出的輸出時鐘和輸入時鐘均進入DLL鑒相器的輸入端，所述DLL鑒相器的輸出端與DLL邏輯控制電路連接。

上述分頻器為二分分頻器。

上述第一DLL延遲鏈和第二DLL延遲鏈完全相同。

本發明所具有的優點：

1、本發明增加一個分頻器，將高頻時鐘信號轉換為低頻時鐘信號，把DLL延遲鏈分成兩個完全相同的延遲鏈，第一延遲鏈的輸出時鐘經過反相器后輸入第二延遲鏈，第二延遲鏈的輸出時鐘經過反相器后輸入占空比校正電路DCC和時鐘組合電路，低頻時鐘信號經過延遲鏈時不會丟失，克服了高頻時鐘信號在延遲鏈里丟失的問題，實現了高速時鐘信號傳輸。

2、經過分頻器后的時鐘信號頻率是輸入時鐘的一半，占空比是50%，克服了時鐘信號占空比很小時時鐘信號丟失的問題，輸入時鐘信號的占空比對延遲鎖相環性能影響很小。

3、本發明降低了功耗，因為在DLL延遲鏈里的時鐘信號頻率是輸入時鐘信號的一半。

附圖說明

圖1為現有的延遲鎖相環的結構示意圖；

圖2為現有延遲鎖相環時鐘信號占空比失真示意圖；

圖3為本發明高速延遲鎖相環的結構示意圖；

圖4為延遲鎖相環存在占空比失真情況下的工作過程示意圖；

圖5為本發明延遲鎖相環的工作過程示意圖；

圖6為時鐘組合電路的工作過程示意圖。

具體實施方式

如圖3所示，一種高速延遲鎖相環，包括時鐘組合電路、DLL邏輯控制電路以及DLL鑒相器，還包括分頻器、第一DLL延遲鏈、第二DLL延遲鏈、第一反相器以及第二反相器，分頻器的輸入端接輸入時鐘，分頻器的輸出端與第一DLL延遲鏈連接，第一DLL延遲鏈與第二DLL延遲鏈之間通過第一反相器連接，第二DLL延遲鏈的輸出端通過第二反相器同時與占空比校正電路DCC和時鐘組合電路的輸入端連接，DLL邏輯控制電路同時控制第一DLL延遲鏈和第二DLL延遲鏈，時鐘組合電路輸出的輸出時鐘和輸入時鐘均進入DLL鑒相器的輸入端，DLL鑒相器的輸出端與DLL邏輯控制電路連接。

增加一個分頻器，使DLL延遲鏈里的時鐘信號頻率是輸入時鐘信號的一半，把DLL延遲鏈分成兩個完全相同的延遲鏈，第一延遲鏈1的輸出時鐘經過反相器后輸入第二延遲鏈2，第二延遲鏈2的輸出時鐘經過反相器后輸入占空比校正電路（DCC)。時鐘信號在第一延遲鏈1里的傳輸時產生的占空比失真，經過反相器后，在第二延遲鏈2里可以得到恢復，所以第二延遲鏈2的輸出時鐘是50%的占空比，沒有占空比失真。低頻時鐘信號經過延遲鏈時不會丟失。

因為增加了一個分頻器，時鐘信號的頻率是輸入時鐘信號的一半，所以需要還原與輸入時鐘同頻的時鐘信號。由時鐘_000產生時鐘_000_x和時鐘_000_n；由時鐘_180產生時鐘_180_x和時鐘_180_n。用這四個時鐘信號組合還原與輸入時鐘同頻率的時鐘信號。

本發明高速延遲鎖相工作原理：

如果經過延遲鏈后時鐘信號占空比失真，如圖4所示，輸出時鐘的周期就不是標準的時鐘周期了。假設時鐘占空比失真為δ，輸出時鐘的第一個時鐘周期就會比輸入時鐘周期小δ，第二個時鐘周期就會比輸入時鐘周期大δ。