[發(fā)明專利]一種低噪聲延遲電路

有效

• 申請?zhí)枺?/td>: 201310517915.5
• 申請日: 2013-10-28
• 公開（公告）號: CN103546126A
• 公開（公告）日: 2014-01-29
• 發(fā)明（設(shè)計(jì)）人: 尹航;王釗
• 申請（專利權(quán)）人: 無錫中星微電子有限公司
• 主分類號: H03K5/14
• 分類號: H03K5/14;H03K3/013
• 代理公司: 北京億騰知識產(chǎn)權(quán)代理事務(wù)所 11309
• 代理人: 陳霽

技術(shù)領(lǐng)域

本發(fā)明涉及電子領(lǐng)域，具體涉及一種低噪聲延遲電路。

背景技術(shù)

在芯片設(shè)計(jì)中經(jīng)常會(huì)用到延遲單元，有些延遲單元，使用電容電阻形成信號的延遲，該種延遲電路容易受到噪聲干擾導(dǎo)致延遲單元輸出異常。

圖1是為現(xiàn)有技術(shù)的延遲單元的電路原理圖，其中，IN為數(shù)字信號輸入端，OUT為延遲數(shù)字信號輸出端，當(dāng)輸入端IN的信號電平從高變低時(shí)，NMOS管MN1截止，PMOS晶體管MP1開啟，電源VDD通過限流電阻R1向充電電容C1充電，其波形可參見圖2，當(dāng)節(jié)點(diǎn)node1電壓上升到超過由MN2,MP2組成的反相器翻轉(zhuǎn)電平時(shí)，輸出端OUT電平翻轉(zhuǎn)從高變低，從而獲得IN信號下降沿到OUT信號下降沿之間的延遲。該種延遲電路的缺點(diǎn)在于如果node1在反相器翻轉(zhuǎn)電平附近受到干擾，例如，接地端出現(xiàn)較大噪聲，則會(huì)導(dǎo)致OUT信號出現(xiàn)多次翻轉(zhuǎn)，很有可能造成后續(xù)電路工作異常，狀態(tài)可參見圖3.

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種低噪聲延遲電路，以避免接地端噪聲對輸出端輸出信號的噪聲影響。

為實(shí)現(xiàn)上述目的，本發(fā)明實(shí)施例提供了一種低噪聲延遲電路，其包括延遲電路和反饋控制電路，

所述延遲電路包括第一PMOS晶體管、第一NMOS晶體管、電阻、充電電容以及第二PMOS晶體管和第二NMOS晶體管組成的反相器，所述第一、第二PMOS管的源極連接電源、所述第一NMOS晶體管和第一PMOS管的柵極連接輸入端、所述第二NMOS晶體管的源極和第二PMOS晶體管的漏極的公共節(jié)點(diǎn)連接輸出端，所述電阻一端連接在所述第一PMOS晶體管的漏極、另一端連接在所述第一NMOS晶體管的源極、所述充電電容第一端接地，第二端連接在所述反相器和所述電阻和所述第一NMOS晶體管的公共節(jié)點(diǎn)；

所述反饋控制電路包括第三MPOS晶體管和第四PMOS晶體管，所述第四PMOS晶體管的柵極連接所述輸出端，所述第四PMOS晶體管的源極連接在所述第三PMOS晶體管的漏極，所述第四PMOS晶體管的漏極連接在所述充電電容的第二端，所述第三PMOS晶體管的柵極連接所述輸入端，所述第三PMOS晶體管的源極連接所述電源。

依照本發(fā)明實(shí)施例提供的低噪聲延遲電路，所述輸入端的輸入信號從高變低時(shí)，所述第一NMOS晶體管截止，所述第一PMOS晶體管導(dǎo)通，所述充電電容儲(chǔ)存電能，當(dāng)所述充電電容兩端的電壓達(dá)到所述反相器的翻轉(zhuǎn)電平時(shí)，所述第二NMOS晶體管導(dǎo)通，以使得所述輸出端電壓降低，所述第四PMOS晶體管導(dǎo)通，所述第三PMOS晶體管導(dǎo)通，以提高所述充電電容的第二端的電壓。

采用本發(fā)明實(shí)施例提供的低噪聲延遲電路，將輸出端引出的信號接入反饋控制電路中，當(dāng)輸出端的電壓從高變低時(shí)，使反饋控制電路中的晶體管導(dǎo)通，從而迅速拉高充電電容的電壓，以避免外部因素對電容電壓的影響，從而提高延遲電路的抗干擾能力。

附圖說明

為了更清楚地說明本發(fā)明實(shí)施例中的技術(shù)方案，下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1是現(xiàn)有技術(shù)延遲電路的原理圖；

圖2是圖1所示的延遲電路的理想狀態(tài)信號狀態(tài)圖；

圖3是圖1所示的延遲電路受干擾狀態(tài)的參考圖；

圖4是本發(fā)明實(shí)施例提供的延遲電路的原理圖；

圖5是圖4所示的延遲電路的信號狀態(tài)圖。

具體實(shí)施方式

下面通過附圖和實(shí)施例，對本發(fā)明的技術(shù)方案做進(jìn)一步的詳細(xì)描述。

如圖4所示，本發(fā)明實(shí)施例提供的一種低噪聲延遲電路，包括延遲電路和反饋控制電路，所述延遲電路包括第一PMOS晶體管MP3、第一NMOS晶體管MN1、電阻R1、充電電容C1以及第二PMOS晶體管MP2和第二NMOS晶體管MN2組成的反相器，所述MP1、MP2的源極連接電源VDD、所述第一NMOS晶體管MN1和第一PMOS管MP1的柵極連接輸入端IN、所述第二NMOS晶體管MN2的源極和第二PMOS晶體管MP2的漏極的公共節(jié)點(diǎn)連接輸出端OUT，所述電阻R1一端連接在所述第一PMOS晶體管MP1的漏極、另一端連接在所述第一NMOS晶體管MN1的源極、所述充電電容C1第一端接地，第二端連接在所述反相器和所述電阻R1和所述第一NMOS晶體管MN1的公共節(jié)點(diǎn)node1；