[發(fā)明專利]一種基于憶阻器的聯(lián)想記憶電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201310516829.2
• 申請(qǐng)日: 2013-10-28
• 公開(kāi)（公告）號(hào): CN103580668A
• 公開(kāi)（公告）日: 2014-02-12
• 發(fā)明（設(shè)計(jì)）人: 繆向水;李祎;許磊;鐘應(yīng)鵬
• 申請(qǐng)（專利權(quán)）人: 華中科技大學(xué)
• 主分類號(hào): H03K19/00
• 分類號(hào): H03K19/00
• 代理公司: 華中科技大學(xué)專利中心 42201
• 代理人: 朱仁玲

技術(shù)領(lǐng)域

本發(fā)明屬于人工神經(jīng)網(wǎng)絡(luò)領(lǐng)域，更具體地，涉及一種基于憶阻器的聯(lián)想記憶電路。

背景技術(shù)

聯(lián)想記憶是一種生物神經(jīng)網(wǎng)絡(luò)認(rèn)知行為，其神經(jīng)生物學(xué)基礎(chǔ)是神經(jīng)突觸的可塑性變化。聯(lián)想記憶也是人工神經(jīng)網(wǎng)絡(luò)理論中一個(gè)重要功能，廣泛應(yīng)用在智能控制、模式識(shí)別和人工智能等領(lǐng)域。然而在傳統(tǒng)的人工神經(jīng)網(wǎng)絡(luò)電路中，搭建一個(gè)神經(jīng)元、一個(gè)突觸就需要數(shù)十個(gè)晶體管、電容、加法器等元器件，實(shí)現(xiàn)聯(lián)想記憶功能需要構(gòu)建一個(gè)復(fù)雜龐大的電路系統(tǒng)。

目前，部分研究機(jī)構(gòu)通過(guò)CMOS電路實(shí)現(xiàn)了聯(lián)想記憶功能，當(dāng)時(shí)鑒于CMOS電路實(shí)現(xiàn)聯(lián)想記憶功能，需要眾多電子元件，電路規(guī)模大，功耗高。同時(shí)這種方法沒(méi)有表現(xiàn)聯(lián)想記憶基于刺激信號(hào)的時(shí)間關(guān)系的基本生物模型。

針對(duì)上述情況，一種原理可行、結(jié)構(gòu)簡(jiǎn)單的基于神經(jīng)突觸行為的聯(lián)想記憶電路和功能實(shí)現(xiàn)方法亟待開(kāi)發(fā)。

發(fā)明內(nèi)容

針對(duì)現(xiàn)有技術(shù)的以上缺陷或改進(jìn)需求，本發(fā)明提供了一種可以用于模擬生物聯(lián)想記憶的形成過(guò)程和遺忘過(guò)程的基于憶阻器的聯(lián)想記憶電路。

為實(shí)現(xiàn)上述目的，按照本發(fā)明的一個(gè)方面，提供了一種基于憶阻器的聯(lián)想記憶電路，用于模擬生物的聯(lián)想記憶行為；聯(lián)想記憶電路包括第一憶阻器M1、第二憶阻器M2、定值電阻R和運(yùn)算比較器；第一憶阻器M1的一端作為所述聯(lián)想記憶電路的第一輸入端，第一憶阻器M1的另一端連接至所述運(yùn)算比較器的第一輸入端；第二憶阻器M2的一端作為聯(lián)想記憶電路的第二輸入端，第二憶阻器M2的另一端連接至運(yùn)算比較器的第一輸入端；定值電阻R的一端連接至運(yùn)算比較器的第一輸入端，定值電阻R的另一端接地；所述運(yùn)算比較器的第二輸入端用于連接參考電壓，運(yùn)算比較器的輸出端作為聯(lián)想記憶電路的輸出端；聯(lián)想記憶電路的第一輸入端和第二輸入端分別用于接收條件刺激信號(hào)和非條件刺激信號(hào)，聯(lián)想記憶電路的輸出端用于輸出反應(yīng)信號(hào)。

本發(fā)明還提供了一種基于憶阻器的聯(lián)想記憶電路，用于模擬生物的聯(lián)想記憶行為；所述聯(lián)想記憶電路包括憶阻器M、第一電阻R1、第二電阻R2和運(yùn)算比較器；所述憶阻器M的一端作為所述聯(lián)想記憶電路的第一輸入端，所述憶阻器M的另一端連接至所述運(yùn)算比較器的第一輸入端；所述第一電阻R1的一端作為所述聯(lián)想記憶電路的第二輸入端，所述第一電阻R1的另一端連接至所述運(yùn)算比較器的第一輸入端；所述第二電阻R2的一端連接至所述運(yùn)算比較器的第一輸入端，所述第二電阻R2的另一端接地；所述運(yùn)算比較器的第二輸入端用于連接參考電壓，所述運(yùn)算比較器的輸出端作為所述聯(lián)想記憶電路的輸出端；所述聯(lián)想記憶電路的第一輸入端和第二輸入端分別用于接收條件刺激信號(hào)和非條件刺激信號(hào)，所述聯(lián)想記憶電路的輸出端用于輸出反應(yīng)信號(hào)。

本發(fā)明還提供了一種基于憶阻器的聯(lián)想記憶電路，用于模擬生物的聯(lián)想記憶行為；聯(lián)想記憶電路包括憶阻器M、第一電阻R1、第二電阻R2和運(yùn)算比較器；第一電阻R1和憶阻器M依次串聯(lián)在運(yùn)算比較器的第一輸入端，憶阻器M的非串聯(lián)連接端作為聯(lián)想記憶電路的第一輸入端；第一電阻R1和憶阻器M的串聯(lián)連接端作為聯(lián)想記憶電路的第二輸入端；第二電阻R2的一端連接至運(yùn)算比較器的第一輸入端，第二電阻R2的另一端接地；運(yùn)算比較器的第二輸入端用于連接參考電壓，運(yùn)算比較器的輸出端作為聯(lián)想記憶電路的輸出端；聯(lián)想記憶電路的第一輸入端和第二輸入端分別用于接收條件刺激信號(hào)和非條件刺激信號(hào)，聯(lián)想記憶電路的輸出端用于輸出反應(yīng)信號(hào)。

優(yōu)選地，當(dāng)條件刺激信號(hào)先于非條件刺激信號(hào)很短或者兩個(gè)信號(hào)同時(shí)輸入時(shí)，所述聯(lián)想記憶電路形成聯(lián)想記憶；當(dāng)條件刺激信號(hào)落后于非條件刺激信號(hào)輸入時(shí)，所述聯(lián)想記憶電路無(wú)法形成聯(lián)想記憶；當(dāng)聯(lián)想記憶已經(jīng)形成后，若同時(shí)輸入條件刺激信號(hào)和非條件刺激信號(hào)，當(dāng)條件刺激信號(hào)先于非條件刺激信號(hào)很長(zhǎng)時(shí)間，聯(lián)想記憶將被遺忘；若持續(xù)單獨(dú)輸入條件刺激信號(hào)，聯(lián)想記憶也將被遺忘。

優(yōu)選地，定值電阻R的阻值近似等于憶阻器低阻阻值。

優(yōu)選地，所述參考電壓的值根據(jù)所施加信號(hào)在比較其輸入端分壓后的電壓值來(lái)確定。

優(yōu)選地，憶阻器包括依次電連接的第一電極層、功能材料層和第二電極層。

優(yōu)選地，功能材料層為氧化物功能材料層TiO_x、TaO_x、WO_x、CuO_x、AlO_x、NiO_x、HfO_x、ZrO_x、SiO_x、NbO_x、VO_x或GeO_x。