[發明專利]高速緩存塊無效的方法和數據處理設備

有效

• 申請號: 201310472567.4
• 申請日: 2013-10-11
• 公開（公告）號: CN103729306B
• 公開（公告）日: 2019-01-08
• 發明（設計）人: 納韋恩·布霍里亞;拉古拉姆·達莫達蘭;阿比吉特·阿肖克·查查德
• 申請（專利權）人: 德州儀器公司
• 主分類號: G06F12/0877
• 分類號: G06F12/0877;G06F12/0893
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 路勇

本發明涉及一種高速緩沖存儲器系統和一種執行塊無效操作的方法。實施例的方法旨在通過使多CPU環境中的塊無效操作與正常CPU存取重疊從而使所述塊無效操作的延遲變得透明而消除所述延遲。在塊無效操作正在進行的同時對每一CPU存取執行范圍檢查，且將映射到所述塊無效操作的地址范圍內的存取看作為高速緩存未命中以確保正請求的CPU將接收到有效數據。

技術領域

本發明的技術領域涉及用于數字數據處理器的高速緩沖存儲器。

背景技術

在層次型高速緩存系統中，可能需要塊無效操作以使高速緩存在存儲器系統中的行塊無效。在塊一致性操作中，用戶對需要從高速緩沖存儲器移除的基址和字數編程。高速緩存控制器接著遍及整個高速緩沖存儲器而迭代，且如果控制器找到在既定地址范圍內的地址，那么其將特定設置和方式標記為無效(對應特征)。通常需要塊無效操作以保持多處理器系統內的數據一致性。

圖6中說明實例。在多核心環境中，CPU1 601正更新地址范圍A內的數據。在CPU1完成后，其它CPU可開始過程603，且更新相同地址范圍內的數據。如果在此時間期間CPU1需要存取此地址范圍內的數據，那么其將需要從其它CPU獲得數據的更新副本，然而所需數據中的一些仍可在CPU1中被高速緩存—因此，CPU1將獲得舊的數據，除非將在相同地址范圍A內的CPU1的高速緩沖存儲器上執行塊無效602操作。此接著將確保CPU1請求將導致高速緩存未命中，且正確的數據將從主存儲器被供應。

發明內容

本發明中所描述的方法通過在塊無效操作正在進行的同時在每一嘗試CPU存取上進行范圍檢查而消除塊無效操作中的延遲一致性。如果CPU存取導致高速緩存命中但高速緩存地址在塊無效操作范圍內，那么存取將被看作為高速緩存未命中，從而確保正確的數據將從主存儲器存取但無需等待直到塊無效操作完成。

附圖說明

在圖式中說明本發明的這些和其它方面，其中：

圖1說明本發明可適用的典型數字信號處理器的組織(現有技術)；

圖2說明適合用于圖1中的很長的指令字的數字信號處理器核心的細節(現有技術)；

圖3說明圖2中所說明的很長的指令字的數字信號處理器核心的管線級(現有技術)；

圖4說明圖2中所說明的很長的指令字的數字信號處理器核心的指令語法(現有技術)；

圖5說明一組典型現有技術高速緩存行的細節(現有技術)；

圖6說明以串行方式進行的塊一致性操作；

圖7說明以并行方式進行的塊一致性操作；

圖8說明在進行中的高速緩存無效操作。

具體實施方式

圖1說明本發明可適用的典型數字信號處理器系統100的組織(現有技術)。數字信號處理器系統100包含中央處理單元核心110。中央處理單元核心110包含數字信號處理器系統100的數據處理部分。中央處理單元核心110可如所屬領域中已知的經構造，且將通常包含寄存器堆、整數算術邏輯單元、整數乘法器和程序流控制單元。下文結合圖2到4來描述適當的中央處理單元核心的實例。