[發(fā)明專利]一種具有可編程功能的多相位時鐘產(chǎn)生電路

在審

• 申請?zhí)枺?/td>: 201310462282.2
• 申請日: 2013-09-29
• 公開（公告）號: CN104113326A
• 公開（公告）日: 2014-10-22
• 發(fā)明（設(shè)計）人: 劉簾曦;趙楊;朱樟明;楊銀堂;劉雄
• 申請（專利權(quán)）人: 西安電子科技大學
• 主分類號: H03L7/08
• 分類號: H03L7/08
• 代理公司: 北京銀龍知識產(chǎn)權(quán)代理有限公司 11243
• 代理人: 許靜;黃燦

技術(shù)領(lǐng)域

本發(fā)明涉及一種時鐘產(chǎn)生電路，尤其涉及一種具有可編程功能的多相位時鐘產(chǎn)生電路。

背景技術(shù)

高性能低成本的信號采集與處理系統(tǒng)在自動測量、設(shè)備檢測、安全監(jiān)控等工業(yè)測控領(lǐng)域需求巨大。相比于CMOS（Complementary?Metal?Oxide?Semiconductor，互補金屬氧化物半導體）信號處理器，CCD（Charge-coupled?Device，電荷耦合器件）信號處理器在靈敏度、分辨率、噪聲控制等方面具有明顯優(yōu)勢。由于CCD器件的最佳工作時序隨工作條件的變化而變化，傳統(tǒng)的CCD信號處理器內(nèi)部各相時鐘之間相位差固定，無法對CCD器件復位、相關(guān)雙采樣等時鐘信號進行調(diào)整。從而無法對目標實現(xiàn)最佳的識別和檢測。鑒于以上原因，設(shè)計一種結(jié)構(gòu)簡單，成本低廉的可編程多相位時鐘電路就成了一種需求。

發(fā)明內(nèi)容

本發(fā)明的主要目的在于提供一種可編程功能的多相位時鐘產(chǎn)生電路，克服傳統(tǒng)的CCD信號處理器內(nèi)部各相時鐘之間相位差固定，無法對CCD器件復位、相關(guān)雙采樣等時鐘信號進行調(diào)整的問題。

為了達到上述目的，本發(fā)明提供了一種具有可編程功能的多相位時鐘產(chǎn)生電路，包括多相位時鐘產(chǎn)生電路和可編程相位選擇電路；

所述多相位時鐘產(chǎn)生電路包括壓控延遲線、鑒相器、電荷泵、低通濾波器、偏置電壓產(chǎn)生器，其中，

所述壓控延遲線，包括多個相互串聯(lián)的相同的壓控延遲單元，輸入端接入外界參考時鐘，輸出端輸出延遲時鐘信號；

所述鑒相器，用于對外界參考時鐘和所述延遲時鐘信號進行鑒相，并輸出上升信號和下降信號；

所述電荷泵，用于根據(jù)所述上升信號和所述下降信號，對所述低通濾波器執(zhí)行充放電操作；

所述偏置電壓產(chǎn)生器，用于被所述低通濾波器輸出的電壓控制，而為所述壓控延遲單元提供可調(diào)的偏置電壓，以控制延遲大小；

所述可編程相位選擇電路，用于根據(jù)輸入其的來自所述多個壓控延遲單元的時鐘信號，產(chǎn)生相位可調(diào)的輸出時鐘信號。

實施時，所述低通濾波器包括低通濾波電容；

所述低通濾波電容，第一端分別于所述電荷泵和所述偏置電壓產(chǎn)生器連接，第二端接地。

實施時，所述電荷泵包括上升電流源、第一開關(guān)電路、第二開關(guān)電路、運算放大電路、下降電流源和輔助電容，其中，

所述第一開關(guān)電路包括：

第一開關(guān)單元，控制端接入所述下降信號，輸入端接入所述上升電流源，輸出端與第一節(jié)點連接，用于當所述下降信號為高電平時導通所述上升電流源和所述第一節(jié)點；

以及，第二開關(guān)單元，控制端接入所述上升信號，所述輸入端接入所述上升電流源，輸出端與第二節(jié)點連接，用于當所述上升信號為高電平時導通所述上升電流源和所述第二節(jié)點；

所述第二開關(guān)電路包括：

第三開關(guān)單元，控制端接入所述上升信號，輸入端與所述第一節(jié)點連接，輸出端與所述下降電流源連接，用于當所述上升信號為高電平時導通所述第一節(jié)點和所述下降電流源的連接；

以及，第四開關(guān)單元，控制端接入所述下降信號，輸入端與所述第二節(jié)點連接，輸出端與所述下降電流源連接，用于當所述下降信號為高電平時導通所述第二節(jié)點和所述下降電流源；

所述運算放大器，正相輸入端與所述第二節(jié)點連接，反相輸入端與所述第一節(jié)點連接，輸出端與所述反相輸入端連接；

所述第一節(jié)點通過所述輔助電容接地，所述第二節(jié)點與所述低通濾波電容的第一端連接。

實施時，所述第一開關(guān)單元，包括：

第一NMOS晶體管，柵極接入所述下降信號，源極與所述上升電流源連接；

所述第一PMOS晶體管，柵極接入與所述下降信號反相的信號，漏極與所述上升電流源連接，源極與所述第一NMOS晶體管的漏極連接；

第二NMOS晶體管，柵極接入高電平，源極與所述第一NMOS晶體管的漏極連接，漏極與所述第一節(jié)點連接；

第二PMOS晶體管，柵極接地，源極與所述第一節(jié)點連接，漏極與所述第二NMOS晶體管的源極連接。

實施時，所述第二開關(guān)單元，包括：

第三NMOS晶體管，柵極接入所述上升信號，源極與所述上升電流源連接；

所述第三PMOS晶體管，柵極接入與所述上升信號反相的信號，漏極與所述上升電流源連接，源極與所述第三NMOS晶體管的漏極連接；

第四NMOS晶體管，柵極接入高電平，源極與所述第三NMOS晶體管的漏極連接，漏極與所述第二節(jié)點連接；

第四PMOS晶體管，柵極接地，源極與所述第二節(jié)點連接，漏極與所述第四NMOS晶體管的源極連接。