[發明專利]一種半導體器件的制造方法

有效

• 申請號: 201310459968.6
• 申請日: 2013-09-27
• 公開（公告）號: CN104517822B
• 公開（公告）日: 2017-06-16
• 發明（設計）人: 李勇
• 申請（專利權）人: 中芯國際集成電路制造（北京）有限公司;中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 董巍,高偉

技術領域

本發明涉及半導體制造工藝，具體而言涉及一種用于高k-金屬柵工藝的應力記憶技術（SMT）的實施方法。

背景技術

對于65nm以下節點的半導體制造工藝而言，應力記憶技術是提升NFET的性能所經常采用的方法。該技術是通過使NFET的多晶硅柵極重新晶態化來改善NFET的性能的，多晶硅柵極重新晶態化的機制如下：在多晶硅柵極兩側的半導體襯底中實施源/漏區注入以形成未激活的源/漏區時，多晶硅柵極非晶態化；在半導體襯底上形成覆蓋多晶硅柵極的應力記憶材料層之后實施退火時，未激活的源/漏區被激活，同時，多晶硅柵極重新晶態化。在多晶硅柵極重新晶態化的過程中，由于應力記憶材料層的阻擋，多晶硅柵極的體積的擴張受到抑制，從而將應力記憶材料層的應力轉移到半導體襯底中的溝道區，對溝道區施加拉應力以提高溝道區的載流子遷移率。

對于現有技術而言，在實施上述應力記憶過程之后，去除應力記憶材料層。然后，依次實施下述工藝步驟：在源/漏區上形成自對準硅化物；去除位于多晶硅柵極兩側的側墻；在襯底上依次形成完全覆蓋多晶硅柵極的接觸孔蝕刻停止層（CESL）和層間介電層，并執行化學機械研磨以露出多晶硅柵極的頂部；去除多晶硅柵極，并形成自下而上層疊的高k介電層和金屬柵極；在金屬柵極的頂部和層間介電層上形成另一層間介電層，并形成分別連通金屬柵極和位于源/漏區上的自對準硅化物的接觸塞。

在工藝實踐中，上述工藝過程存在下述缺點：第一，在實施應力記憶時，由于多晶硅柵極兩側的側墻的存在，導致形成的應力記憶材料層與多晶硅柵極下方的溝道區的距離較大，在實施退火之后，轉移到溝道區的應力有所減弱；第二，在源/漏區上形成自對準硅化物時，為了避免在多晶硅柵極的頂部也形成自對準硅化物（其將阻礙后續實施的對多晶硅柵極的去除），需要額外增加掩膜，造成工藝成本的上升。

因此，需要提出一種方法，以解決上述問題。

發明內容

針對現有技術的不足，本發明提供一種半導體器件的制造方法，包括：提供半導體襯底，在所述半導體襯底上形成有包括自下而上層疊的犧牲柵介電層和犧牲柵電極層的偽柵極結構；在所述偽柵極結構的兩側形成側墻，并執行重摻雜離子注入，以在所述半導體襯底中形成重摻雜源/漏區；去除所述側墻，并在所述半導體襯底上形成覆蓋所述偽柵極結構的應力材料層；執行退火處理后，去除所述應力材料層；去除所述偽柵極結構，并在留下的溝槽內依次形成高k介電層和金屬柵極結構；形成接觸孔，并在通過所述接觸孔露出的重摻雜源/漏區上形成自對準硅化物。

進一步，所述高k介電層的材料包括氧化鉿、氧化鉿硅、氮氧化鉿硅、氧化鑭、氧化鋯、氧化鋯硅、氧化鈦、氧化鉭、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦或氧化鋁。

進一步，所述犧牲柵介電層的材料為氧化物，所述犧牲柵電極層的材料包括多晶硅或無定形碳。

進一步，在所述高k介電層的下方形成有界面層，所述界面層的構成材料包括硅氧化物。

進一步，在所述高k介電層和所述金屬柵極結構之間形成有覆蓋層，所述覆蓋層的構成材料包括氮化鈦或氮化鉭。

進一步，在所述偽柵極結構和所述側墻之間形成有偏移側墻，所述偏移側墻的構成材料為氧化物，所述側墻的構成材料為氮化硅。

進一步，在形成所述側墻之前，還包括實施低摻雜離子注入，以在所述半導體襯底中形成低摻雜源/漏區的步驟。

進一步，在實施所述低摻雜離子注入之前或者同時，還包括實施預非晶化注入的步驟。

進一步，所述預非晶化注入的注入離子包括Ⅲ族和Ⅴ族離子。

進一步，在實施所述低摻雜離子注入之后，還包括執行袋狀區離子注入，以在所述半導體襯底中形成將低摻雜源/漏區包裹住的袋狀區。

進一步，采用濕法蝕刻工藝去除所述側墻。

進一步，采用共形沉積工藝形成所述應力材料層。

進一步，采用濕法蝕刻工藝去除所述應力材料層。

進一步，在去除所述偽柵極結構之前，還包括下述步驟：在所述半導體襯底上形成覆蓋所述偽柵極結構的接觸孔蝕刻停止層；在所述接觸孔蝕刻停止層上形成層間介電層；執行化學機械研磨依次研磨所述層間介電層和所述接觸孔蝕刻停止層，直至露出所述偽柵極結構的頂部。

進一步，采用共形沉積工藝形成所述接觸孔蝕刻停止層。

進一步，所述接觸孔蝕刻停止層的材料為氮化硅，所述層間介電層的材料為氧化硅。

進一步，采用干法蝕刻或濕法蝕刻工藝去除所述偽柵極結構。