[發(fā)明專利]一種制作半導體器件的方法

有效

• 申請?zhí)枺?/td>: 201310454689.0
• 申請日: 2013-09-27
• 公開（公告）號: CN104517884B
• 公開（公告）日: 2017-11-14
• 發(fā)明（設計）人: 李敏
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 董巍,高偉

技術領域

本發(fā)明涉及半導體制造工藝，尤其涉及一種制作半導體器件的方法。

背景技術

隨著微電子工藝進入深亞微米階段后，為實現(xiàn)高密度、高性能的大規(guī)模集成電路，半導體器件之間的隔離工藝變得越來越重要。現(xiàn)有技術一般采用淺溝槽隔離技術來實現(xiàn)有源器件的隔離，如互補金屬氧化物半導體(CMOS)器件中，NMOS(N型金屬氧化物半導體)晶體管和PMOS(P型金屬氧化物半導體)晶體管之間的隔離層均采用淺溝槽隔離技術工藝形成。

淺溝槽隔離技術已經(jīng)逐漸取代了傳統(tǒng)半導體器件制造所采用的如局部硅氧化法等其他隔離方法。淺溝槽隔離技術與其他隔離方法相比具有：可以獲得較窄的半導體器件隔離寬度，從而提高其器件密度，還可以提升表面平坦度，因而可在光刻時有效控制最小線寬

隨著半導體工藝技術的不斷升級換代，淺溝槽隔離的工藝方法也在不斷地改進和發(fā)展，當大量的晶體管等器件集成到越來越小的芯片上的時候，需要淺溝槽隔離結構能很好的把每個微小的器件絕緣隔離，又不影響這些器件的工作特性。在現(xiàn)有的半導體器件的制作工藝中，提供具有淺溝槽隔離結構(STI)的硅襯底，在硅襯底的表面上依次沉積形成柵極氧化層和多晶硅層，對多晶硅層進行選擇性刻蝕，形成柵極。在柵極兩側的硅基底上進行低濃度離子注入形成輕摻雜區(qū)，在柵極兩側構造由氮化硅或者氧化硅或者氮氧化硅構成的側墻，對柵極兩側的硅襯底上分別進行源極和漏極離子注入，形成源極和漏極。在刻蝕形成側墻結構的過程中，該刻蝕工藝對STI區(qū)域也進行了刻蝕產(chǎn)生了過刻蝕(over etching)現(xiàn)象，以在STI區(qū)域中產(chǎn)生了微溝槽(Micro-trenches)，所述微溝槽可以進一步導致在所述STI區(qū)域中形成空洞(void)和空洞通道(tunnels)，將導致在后續(xù)的工藝步驟中水分子和化學試劑流入到其中，以降低半導體器件中的電介質的可靠性和導致半導體器件發(fā)生短路現(xiàn)象，引起半導體器件性能和電可靠性的問題。

集成電路制程的快速發(fā)展，使得半導體產(chǎn)品日益積集化和微小化。而隨著產(chǎn)品的積集化和微小化，在半導體制程中，形成良好的隔離結構則更加困難，在刻蝕形成側墻結構之后在STI區(qū)域中形成的空洞將影響半導體器件的性能，例如，在沉積形成金屬沉積前的電介質層(PMD，pre-metal dielectric)之前的多個濕法清洗工藝步驟，該濕法清洗步驟將引起PDM間隙填充問題、降低半導體器件中的電介質的可靠性以及導致半導體器件中的通路發(fā)生短路現(xiàn)象。

因此，提出了一種新的制作淺溝槽隔離結構的方法，以避免在STI區(qū)域中形成空洞和空洞通道，提高半導體器件性能和電可靠性。

發(fā)明內(nèi)容

在發(fā)明內(nèi)容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

為了解決現(xiàn)有技術中存在的問題，本發(fā)明提出了一種制作半導體器件的方法，包括：提供半導體襯底，在所述半導體襯底上依次形成有墊氧化層、墊氮化物層；圖案化所述墊氮化物層、墊氧化層和部分的所述半導體襯底，以形成溝槽；在所述墊氮化物層和所述溝槽的底部及側面上形成第一氧化物層；在所述第一氧化物層上形成氮化物層；在所述氮化物層上形成第二氧化物層；平坦化所述第二氧化物層停止于所述墊氮化物層，以去除部分的所述第二氧化物層；去除所述墊氮化物層和所述墊氧化層，以露出所述半導體襯底。

優(yōu)選地，所述氮化物為氮化硅。

優(yōu)選地，還包括在去除所述墊氮化物層和所述墊氧化層之后在所述半導體襯底上形成柵極介電層和柵極，以及位于所述柵極介電層和柵極兩側的側墻結構的步驟。

優(yōu)選地，在形成所述側墻結構的同時去除了剩余的所述第二氧化物層以露出所述氮化物層。

優(yōu)選地，所述側墻結構包括氧化物層和氮化物層，所述側墻結構為氧化物層、氮化物層和氧化物層的三層結構。

優(yōu)選地，還包括在形成所述溝槽之后在所述溝槽中形成襯墊層的步驟。

優(yōu)選地，所述襯墊層的材料為二氧化硅或者氮氧化硅。

優(yōu)選地，所述第一氧化物層的厚度為所述溝槽底部到所述半導體襯底表面高度的50％至70％。

優(yōu)選地，所述氮化物層可以低于或者高于所述半導體襯底，所述氮化物層和所述半導體襯底之間的高度差為0埃至500埃。

優(yōu)選地，所述第二氧化物層的厚度大于等于1000埃。

優(yōu)選地，采用高密度等離子化學氣相沉積工藝形成所述第一氧化物層和所述第二氧化物層。