[發明專利]抗單粒子瞬態脈沖CMOS電路

有效

• 申請號: 201310438775.2
• 申請日: 2013-09-24
• 公開（公告）號: CN103546145A
• 公開（公告）日: 2014-01-29
• 發明（設計）人: 宿曉慧;畢津順;羅家俊;韓鄭生;郝樂
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H03K19/0948
• 分類號: H03K19/0948
• 代理公司: 北京漢昊知識產權代理事務所(普通合伙) 11370
• 代理人: 朱海波;何平

1.一種抗單粒子瞬態脈沖CMOS電路，包括：

第一緩沖器（101），其輸入端接收輸入信號（in），其輸出端輸出第一

緩沖信號（out1），用于消除“低高低”型脈沖；

第二緩沖器（102），其輸入端接收輸入信號（in），其輸出端輸出第二緩沖信號（out2），用于消除“高低高”型脈沖；

第一PMOS管（103）、第三PMOS管（105）、第一NMOS管（107）和第三NMOS管（109），其中第一PMOS管（103）的源端接電源電壓，第一PMOS管（103）的漏端連接第三PMOS管（105）的源端，第三PMOS管（105）的漏端連接第一NMOS管（107）的漏端，第一NMOS管（107）的源端連接第三NMOS管（109）的漏端，第三NMOS管（109）的源端接地；第一PMOS管（103）和第三PMOS管（105）的襯底接電源，第一NMOS管（107）和第三NMOS管（109）的襯底接地；

第二PMOS管（104）、第四PMOS管（106）、第二NMOS管（108）和第四NMOS管（110），其中第二PMOS管（104）的源端接電源電壓，第二PMOS管（104）的漏端連接第四PMOS管（106）的源端，第四PMOS管（106）的漏端連接第二NMOS管（108）的漏端，第二NMOS管（108）的源端連接第四NMOS管（110）的漏端，第四NMOS管（110）的源端接地；第二PMOS管（104）、第四PMOS管（106）的襯底接電源、第二NMOS管（108）和第四NMOS管（110）的襯底接地；

其中，第一PMOS管（103）和第二PMOS管（104）的漏端相連，第三PMOS管（105）和第四PMOS管（106）的漏端相連形成反相輸出節點（out_inv）；

輸出反相器（111），其輸入端連接反相輸出節點（out_inv），輸出反相器（111）的輸出信號（out）作為抗單粒子瞬態脈沖CMOS電路的輸出信號；

其中，第一PMOS管（103）的柵極連接第二緩沖信號（out2）和第一緩沖信號（out1）中的任一個，第三PMOS管（105）的柵極連接第二緩沖信號（out2）和第一緩沖信號（out1）中的另一個；若第一PMOS管（103）的柵極連接第二緩沖信號（out2），則第二PMOS管（104）的柵極連接輸出反相器（111）的輸出信號（out），第四PMOS管（106）的柵極連接反相輸出節點（out_inv）；若第一PMOS管（103）的柵極連接第一緩沖信號（out1），則第二PMOS管（104）的柵極連接反相輸出節點（out_inv），第四PMOS管（106）的柵極連接輸出反相器（111）的輸出信號（out）；

第一NMOS管（107）的柵極連接第二緩沖信號（out2）和輸出反相器（111）的輸出信號（out）中的任一個，第三NMOS管（109）的柵極連接第二緩沖信號（out2）和輸出反相器（111）的輸出信號（out）中的另一個；第二NMOS管（108）的柵極連接第一緩沖信號（out1）和反相輸出節點（out_inv）中的任一個，第四NMOS管（110）的柵極連接第一緩沖信號（out1）和反相輸出節點（out_inv）中的另一個。

2.根據權利要求1所述的電路，其特征在于，所述第一緩沖器（101）由偶數個反相器級聯構成，連接輸入信號的為第1級反相器，其中，奇數級反相器中PMOS管同NMOS管寬長比之比大于電子遷移率與空穴遷移率之比，偶數級反相器中PMOS管同NMOS管寬長比之比小于電子遷移率與空穴遷移率之比。

3.根據權利要求1所述的電路，其特征在于，所述第二緩沖器（102）由偶數個反相器級聯構成，連接輸入信號的為第1級反相器，其中，奇數級反相器中PMOS管同NMOS管寬長比之比小于電子遷移率與空穴遷移率之比，偶數級反相器中PMOS管同NMOS管寬長比之比大于電子遷移率與空穴遷移率之比。