[發明專利]低電源電壓的開關架構

有效

• 申請號: 201310438529.7
• 申請日: 2013-09-24
• 公開（公告）號: CN103684379B
• 公開（公告）日: 2018-06-12
• 發明（設計）人: V·米什拉;R·希納卡蘭
• 申請（專利權）人: 德克薩斯儀器股份有限公司
• 主分類號: H03K17/687
• 分類號: H03K17/687
• 代理公司: 北京紀凱知識產權代理有限公司 11245
• 代理人: 趙蓉民

本發明公開一種低電源電壓的開關架構。采樣CMOS開關包括串聯在輸入和輸出節點之間的第一和第二NMOS器件。第一和第二NMOS器件由采樣信號激活。一對低壓DEPMOS器件在輸入和輸出節點之間以T型結構連接。低壓DEPMOS器件由反相采樣信號激活。反饋電路包括DEPMOS器件以及第三高壓NMOS器件和電流源。第三NMOS器件由輸入節點的信號控制。開關根據反相采樣信號的相位可切換地將模擬電壓源與第三NMOS器件的源極和DEPMOS器件的柵極連接。該采樣CMOS開關的構造能夠保護低壓DEPMOS晶體管的柵極氧化物絕緣不受高電壓損害。

技術領域

本發明中描述的各種電路實施例一般涉及電子開關，更具體地涉及可以在低電源電壓下工作的電子開關架構。

背景技術

電子開關應用于很多電子產品中。例如模擬-數字轉換器(ADC)等，是廣泛使用電子開關的一項應用。其他一般性的應用也很多。一種電子開關的互補金屬氧化物(CMOS)開關10的示例在圖1中顯示以供參考。

開關10包括p溝道金屬氧化物半導體(PMOS)器件12和n溝道金屬氧化物半導體(NMOS)器件14。PMOS器件12的源極連接到輸入節點16而其漏極連接到輸出節點18。PMOS器件12的柵極連接到參考電壓，或接地22。NMOS器件14的漏極連接到輸入節點16，而其源極連接到輸出節點18。NMOS器件14的柵極連接到模擬電源電壓22。

在操作中，當輸入節點16與接地端20之間的電壓高于Vtp(Vtp是PMOS器件12的閾值電壓)，PMOS器件12將導通。同樣，當VDD 22和輸入節點16之間的電壓高于NMOS器件14的閾值電壓Vtn，NMOS器件14將導通。

一個經常會遇到的情況是高軌至軌信號電壓。在很多應用中必須使用1.7V至3.6V之間的高供電電壓范圍。然而，在CMOS開關的情況下，PMOS器件12的閾值電壓加上NMOS器件14的閾值電壓(Vtp+Vtn)可能會高于VDD和接地端之間的電壓差。其結果就是可能需要大的開關區域。在某些應用中會出現的另一種情況是電源升壓開關會因為非常大的時鐘時間周期或不可用的可用時鐘信號而無法使用。

在很多應用中，開關會通過采樣信號工作，例如，在圖2顯示的示例CMOS開關電路30中，現將該圖作為參考。CMOS開關電路30在輸入節點38和輸出節點40之間包括了NMOS器件34和PMOS器件36。可變電壓32施加到輸入節點38。采樣信號(SAMP)施加到NMOS器件34的柵極，反相的采樣信號(SAMPZ)施加到PMOS器件36的柵極。開關30的輸出在輸出節點40跨越電容器42施加，并再通過以采樣頻率開關的開關44連接到輸出端。

然而，在很多應用中，例如模擬-數字轉換器(ADC)，采樣瞬間45是由與內部模擬-數字(ADC)轉換時鐘46異步的片外信號提供。將片外異步采樣時鐘與內部ADC時鐘同步，并將其用于運行升壓開關會導致采樣中的相位延遲48，如圖3所示。相位延遲48會產生采樣錯誤和降級的信噪比(SNR)。如果采樣信號與ADC時鐘異步，其會導致在采樣之前會在輸入端的回饋。

發明內容

用于連接在輸入和輸出節點之間的采樣CMOS開關的實施例包括在開關的輸入和輸出節點之間串聯的第一和第二MOS器件。第一和第二NMOS器件由采樣信號激活。一對擴展型漏極MOS在輸入和輸出節點之間以T型結構連接。擴展型漏極MOS器件由反相采樣信號激活。在一個實施例中，第一和第二MOS器件是NMOS器件且一對擴展型漏極MOS器件包含DEPMOS器件。在另一個實施例中，DEPMOS器件是反饋電路的一部分，該反饋電路包括連接在模擬電壓源和參考電位之間的第三NMOS器件和電流源。第三NMOS器件由輸入節點的信號控制。開關可切換地根據反相采樣信號的相位將模擬電壓源連接到第三NMOS器件的源極和DEPMOS器件的柵極。