[發(fā)明專利]用于先進后端工藝線互連的組合大馬士革和減薄金屬刻蝕的系統(tǒng)及方法

無效

• 申請?zhí)枺?/td>: 201310433537.2
• 申請日: 2013-09-16
• 公開（公告）號: CN103915375A
• 公開（公告）日: 2014-07-09
• 發(fā)明（設計）人: J·H·張;L·A·克萊文杰;C·拉登斯;徐移恒;W·克利邁耶;C·戈德堡
• 申請（專利權）人: 意法半導體公司;國際商業(yè)機器公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/522;H01L23/528
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華;張寧

1.一種方法，包括：

在襯底上形成第一金屬跡線和第二金屬跡線；

在所述第一金屬跡線和所述第二金屬跡線之上形成金屬間電介質層；

通過刻蝕所述金屬間電介質層來形成暴露所述第一金屬跡線和所述第二金屬跡線的第一溝槽；

在所述第一金屬跡線和所述第二金屬跡線上的所述第一溝槽中沉積第一導電材料；以及

通過刻蝕所述第一導電材料在所述第一金屬層中形成第二溝槽，所述第二溝槽通過所述第一導電材料限定第一導電插塞和第二導電插塞，所述第一導電插塞電連接至所述第一金屬跡線，所述第二導電插塞電連接至所述第二金屬跡線并且與所述第一導電插塞電隔離。

2.如權利要求1所述的方法，包括：在所述第二溝槽的側壁上和在所述第一導電插塞和所述第二導電插塞的相應頂表面上形成密封電介質層。

3.如權利要求2所述的方法，其中，所述密封電介質層在所述第一導電插塞和所述第二導電插塞之間的所述第二溝槽中限定了中空空間。

4.如權利要求3所述的方法，包括：在所述第一金屬間電介質層和所述密封電介質層之上沉積第二金屬間電介質層，在沉積所述第二金屬間電介質層之后所述第二溝槽中的所述中空空間保留。

5.如權利要求1所述的方法，其中所述密封電介質層包括氮化硅。

6.如權利要求1所述的方法，其中形成所述第二溝槽包括通過所述第一導電材料限定第三金屬跡線和第四金屬跡線，所述第一導電插塞將所述第一金屬跡線電耦合至所述第三金屬跡線，所述第二導電插塞將所述第二金屬跡線電耦合至所述第四金屬跡線。

7.如權利要求1所述的方法，包括：

在第二金屬間電介質層之上形成所述第一金屬間電介質層，所述第二金屬間電介質層位于所述第一金屬跡線和所述第二金屬跡線之上；

在所述第一金屬跡線和所述第二金屬跡線之上的所述第二金屬間電介質層上形成第三金屬跡線和第四金屬跡線；以及

通過刻蝕所述第一金屬間電介質層和所述第二金屬間電介質層來形成所述第一溝槽。

8.一種集成電路裸片，包括：

半導體襯底；

所述半導體襯底中的多個晶體管；

位于所述半導體襯底之上的第一金屬跡線和第二金屬跡線；

在所述第一金屬跡線和所述第二金屬跡線之上的第一金屬間電介質層；

在所述第一金屬間電介質層中的第一孔隙；

在所述第一孔隙中的導電材料；以及

在所述導電材料中的第二孔隙，所述第二孔隙通過所述導電材料限定彼此隔離的第一導電插塞和第二導電插塞，所述第一導電插塞與所述第一金屬跡線電接觸，所述第二導電插塞與所述第二金屬跡線電接觸。

9.如權利要求8所述的集成電路裸片，包括在所述第二孔隙中的在所述第一導電插塞和所述第二導電插塞的側壁上的密封電介質層，所述密封電介質層是與所述第一金屬間電介質層不同的材料。

10.如權利要求9所述的集成電路裸片，其中，所述密封電介質層在所述第一導電插塞和所述第二導電插塞之間的所述第二孔隙中限定了中空空間。

11.如權利要求10所述的集成電路裸片，包括在所述第一金屬間電介質層和所述密封電介質層之上的第二金屬間電介質層。

12.如權利要求9所述的集成電路裸片，其中所述密封電介質層包括氮化硅。

13.如權利要求8所述的集成電路裸片，其中所述導電材料是銅。

14.如權利要求8所述的集成電路裸片，包括：

第二金屬間電介質層，所述第二金屬間電介質層位于所述第一金屬跡線和所述第二金屬跡線之上并且位于所述第一金屬間電介質層之下；

在所述第一金屬跡線和所述第二金屬跡線之上的所述第二金屬間電介質層上形成第三金屬跡線和第四金屬跡線；以及

通過刻蝕所述第一金屬間電介質層和所述第二金屬間電介質層來形成所述第一孔隙。