[發明專利]具有替代鰭的非平面晶體管及其制造方法

有效

• 申請號: 201310422365.9
• 申請日: 2013-09-16
• 公開（公告）號: CN104241134B
• 公開（公告）日: 2017-04-12
• 發明（設計）人: 馮家馨
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 北京德恒律治知識產權代理有限公司11409
• 代理人: 章社杲,孫征

技術領域

本發明涉及半導體技術領域，更具體地，涉及具有替代鰭的非平面晶體管及其制造方法。

背景技術

金屬氧化物半導體（MOS）晶體管的速度與MOS晶體管的驅動電流密切相關，而驅動電流又與電荷遷移率密切相關。例如，當NMOS晶體管的溝道區的電子遷移率高時，NMOS晶體管具有高驅動電流，而當PMOS晶體管的溝道區的空穴遷移率高時，PMOS晶體管具有高驅動電流。

鍺是眾所周知的半導體材料。鍺的電子遷移率和空穴遷移率比硅高，其中硅是在形成集成電路時最為常用的半導體材料。因此，鍺是形成集成電路的絕佳材料。然而，在過去，由于硅的氧化物（氧化硅）在MOS晶體管的柵極電介質中易于使用，所以硅的普及率更高。MOS晶體管的柵極電介質可通過熱氧化硅襯底而方便地形成。另一方面，鍺的氧化物可溶于水，因此不適于柵極電介質的形成。

然而，隨著高k介電材料在MOS晶體管的柵極電介質中的使用，氧化硅提供的便利不再是大的優勢，因此鍺被重新考慮用于MOS晶體管的形成。

除了鍺之外，III族和V族元素的化合物半導體材料（以下稱為III-V族化合物半導體）由于它們的高電子遷移率從而對于形成NMOS設備也是好的備選。

半導體工業面對的挑戰是難以形成高鍺濃度的鍺膜、純鍺膜和III-V族化合物半導體膜。尤其難以形成具有低缺陷密度和厚度大的高濃度鍺膜或III-V族化合物半導體膜。先前的研究已揭示當硅鍺膜從空白硅晶圓處外延生長時，硅鍺膜的臨界厚度隨著鍺在硅鍺膜的百分比的增加而降低，其中臨界厚度是硅鍺薄膜在不松弛的情況下可達到的最大厚度。當松弛發生時，晶格結構將被打破，從而將產生缺陷。例如，當硅鍺膜形成于空白硅晶圓上時，含有20%鍺的硅鍺膜的臨界厚度只有約10nm到約20nm。更糟的是，當鍺的百分比增加到40%、60%和80%時，則臨界厚度進一步降低到約6nm至8nm、4nm至5nm和2nm至3nm。當鍺膜的厚度超過臨界厚度時，缺陷的數量顯著地增長。因此，為了形成MOS晶體管，尤其是鰭式場效應晶體管（FinFET）而在空白硅晶圓上形成鍺或III-V族化合物半導體薄膜是不可行的。

發明內容

為了解決現有技術中所存在的問題，根據本發明的一個方面，提供了一種方法，包括：

形成第一半導體鰭；

氧化所述第一半導體鰭的表面部分以形成第一氧化物層，所述第一氧化物層包括與所述第一半導體鰭重疊的頂部和位于所述第一半導體鰭的側壁上的側壁部分；

去除所述第一氧化物層的頂部，其中，在去除步驟后保留所述第一氧化物層的側壁部分；

去除所述第一半導體鰭的頂部以形成位于所述第一氧化物層的側壁部分之間的凹槽；以及

實施外延以在所述凹槽中生長半導體區。

在可選實施例中，氧化所述第一半導體鰭的表面部分包括熱氧化。

在可選實施例中，所述熱氧化在高于約800℃的溫度下進行。

在可選實施例中，所述方法還包括：在外延生長后，去除所述第一氧化物層的側壁部分。

在可選實施例中，所述方法還包括：在去除所述第一氧化物層的側壁部分后，在所述半導體區的頂面上形成柵極電介質；以及，在所述柵極電介質上方形成柵電極，所述柵極電介質和所述柵電極形成鰭式場效應晶體管（FinFET）的柵極堆疊件。

在可選實施例中，當所述第一半導體鰭的表面部分被氧化以形成所述第一氧化物層時，第二半導體鰭的表面部分同時被氧化以形成第二氧化物層，并且所述方法還包括形成另外的鰭式場效應晶體管（FinFET），所述第二氧化物層形成所述另外的FinFET的柵極電介質的一部分。

在可選實施例中，當去除所述第一氧化物層的頂部時，所述第二氧化物層被硬掩模層覆蓋。

根據本發明的另一方面，還提供了一種方法，包括：

形成第一半導體鰭和第二半導體鰭；

同時氧化所述第一半導體鰭和所述第二半導體鰭的表面部分以分別形成第一氧化物層和第二氧化物層；

覆蓋所述第二氧化物層；

去除所述第一氧化物層的頂部以露出所述第一半導體鰭；

去除所述第一半導體鰭的頂部以形成位于所述第一氧化物層的相對側壁部分之間的凹槽；

實施外延以在所述凹槽中生長半導體區；

去除所述第一氧化物層的剩余部分；

在所述半導體區的頂面和側壁上形成第一柵極電介質；

在所述第一柵極電介質上方形成第一柵電極；以及