[發明專利]一種金屬硬掩膜層及銅互連結構的制備方法

無效

• 申請號: 201310380245.7
• 申請日: 2013-08-27
• 公開（公告）號: CN103426819A
• 公開（公告）日: 2013-12-04
• 發明（設計）人: 張文廣;傅昶;陳玉文
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 陸花

技術領域

本發明涉及半導體制造領域，尤其涉及一種金屬硬掩膜層及銅互連結構的制備方法。

背景技術

在0.13μm以及更先進的后段工藝，銅互連由于更低的電阻率和更好的抗電遷移性能而被廣泛作為鋁互連所替代。銅互連工藝的完成可以采用金屬硬掩膜層的方法（通常采用物理氣相沉積PVD方法來制備氮化鈦TiN薄膜）來實現。采用該工藝可以減小低介電常數層間介電質在干法時刻過程中造成的損傷，減小了光阻的用量，并且金屬硬掩膜層是犧牲層，不會在最終的產品中存留，從而該工藝廣泛的應用于65nm以下的銅互連中。

但是在實際的生產過程中發現，金屬硬掩膜層的應力一般很高，例如氮化鈦TiN薄膜的應力約為-1.4GPa，具有較高應力的金屬硬掩膜層會對其下方的低介電常數薄膜產生一定作用（如圖1中箭頭所示，TiN薄膜對其下方的低介電常數薄膜的作用）而導致其發生變形（如圖1所示），從而影響產品的良率。

目前解決該問題的方法為通過調整沉積金屬硬掩膜層薄膜參數，而改變薄膜的應力，進而減小該薄膜對于其下方低介電常數薄膜力的作用，提高產品良率。然而，對金屬硬掩膜層薄膜沉積參數的調整，雖然使得薄膜的應力有所減小，卻使得該薄膜的電阻率均勻性有所影響（例如沉積參數調整后，TiN薄膜的電阻率均勻性從2%增加到8%以上），進而會影響到其后續的蝕刻等制程。因此，需要一種方法既能夠降低該薄膜的應力，又能夠使得薄膜的其他性能不受太大的影響。

發明內容

本發明的目的在于提供一種金屬硬掩膜層及銅互連結構的制備方法，能夠充分減小金屬硬掩膜層的應力，從而降低其下層薄膜由于受到高應力而產生變形現象發生的可能性并且提高了金屬硬掩膜層的品質。

為解決上述問題，本發明提出一種金屬硬掩膜層的制備方法，包括：

提供半導體襯底，并在所述半導體襯底上多次交替進行一定厚度的金屬硬掩膜層的沉積操作以及采用包含氮氣的混合載氣熱退火氮化處理所述金屬硬掩膜層的操作；

經過多次金屬硬掩膜層的沉積和熱退火氮化處理后，金屬硬掩膜層達到預定厚度。

進一步的，所述金屬硬掩膜層為氮化鈦。

進一步的，每次沉積的金屬硬掩膜層的工藝為MOCVD或PVD或ALD，沉積厚度相同或不同。

進一步的，每次沉積的金屬硬掩膜層厚度為，沉積時通入氮氣的流量為10sccm～1000sccm，沉積時間為10s～1000s，沉積厚度為。

進一步的，所述熱退火氮化處理為快速熱處理、爐管工藝或者激光快速退火。

進一步的，所述混合載氣還包括氬氣和/或氫氣。

進一步的，所述熱退火氮化處理的工藝參數包括：退火溫度為200℃～400℃；退火時間為10s～100s；通入的氮氣的流量為100sccm～10000sccm，氬氣或氫氣的流量為10sccm～1000sccm。

本發明還提供一種銅互連結構的制備方法，包括：

提供半導體襯底，在所述半導體襯底上依次形成襯墊層、低K介質層；

采用上述之一的金屬硬掩膜層的制備方法，在所述低K介質層上形成預定義厚度的金屬硬掩膜層；

在所述金屬硬掩膜層上形成覆蓋層；

采用單大馬士革刻蝕工藝和/或雙大馬士革刻蝕工藝刻蝕所述覆蓋層、金屬硬掩膜層、低K介質層以及襯墊層，從而在所述低K介質層中形成一層銅互連結構。

進一步的，所述襯墊層為含氮的碳化硅（SiCN）；所述低K介質層包括多孔硅層（SiOCH）以及其上方的正硅酸乙酯層（TEOS）；所述覆蓋層為氧化硅。

進一步的，所述單大馬士革刻蝕工藝和/或雙大馬士革刻蝕工藝的步驟包括：

溝道曝光、刻蝕；過孔曝光、刻蝕；去除光阻層；溝道和過孔刻蝕；襯墊層開口；溝道和過孔的籽晶層沉積、銅填充以及填充后的化學機械拋光。