[發明專利]降低浮空埋層半導體器件漏電流的方法

有效

• 申請號: 201310370379.0
• 申請日: 2013-08-22
• 公開（公告）號: CN103413822A
• 公開（公告）日: 2013-11-27
• 發明（設計）人: 譚開洲;唐昭煥;劉嶸侃;劉勇
• 申請（專利權）人: 中國電子科技集團公司第二十四研究所
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/861;H01L21/329
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明屬于半導體器件和集成電路技術領域，特別涉及一種降低浮空埋層半導體器件漏電流的方法。

背景技術

目前半導體器件，尤其是高壓半導體硅器件，其擊穿電壓和導通電阻的優化設計是互相影響和相互矛盾的，獲得高擊穿電壓一般就很難獲得低的導通電阻。業界針對傳統的器件結構已經提出了一些在保持擊穿電壓不變來降低導通電阻的方法，最著名的是具有超結（Super?Junction，簡稱SJ）結構的器件，但這種器件要求其互補的N型和P型耐壓漂移區耗盡后空間電荷匹配非常嚴格，5%的失配就可以導致很大的耐壓下降，其次是降低表面電場（RESURF）技術的在半導體器件體內巧妙應用，如雙層和三層RESURF的LDMOS，槽柵肖特基，槽柵VDMOS和槽柵IGBT等，還有一類較少討論的是利用分裂浮空埋層（split?burried?floating?layer，簡稱SBFL）來實現的，如Saitoh?W等人的“Ultra?low?on-resistance?SBD?with?p-buried?floating?layer”,Power?Semiconductor?Devices?and?ICs,Proceedings?of?the14th?International?Symposium?on4-7,pp.33–36,June2002；Johji?Nishio等人的Ultralow-Loss?SiC?Floating?Junction?Schottky?Barrier?Diodes(Super-SBDs),IEEE?TRANSACTIONS?ON?ELECTRON?DEVICES,Vol.55(8),pp.1954-1960,AUGUST2008；南雅公等人的“4H-SiC雙層浮結肖特基勢壘二極管溫度特性研究”,微電子學,Vol.41(1),pp.146-149,Feb2011.和“Study?and?optimal?simulation?of4H-SiC?floating?junction?Schottky?barrier?diodes'structures?and?electric?properties”,Chin.Phys.B,Vol.19(10),pp.107304-1,2010.。

從效果來看，槽柵結構和三層以下的RESURF理論上不如SJ結構，而多層的分裂浮空埋層SBFL結構與SJ結構在極限情況下理論上是基本上是等價的?，F實情況下，SJ結構的研究熱度和應用超過SBFL結構，SBFL結構目前主要還是在SiC材料中應用較多。

SBFL結構相對于SJ結構在浮空埋層的雜質濃度范圍要求沒SJ結構電荷平衡那么高，這是SBFL結構的最大優點，并且在外延層數較少時工藝實現難度相對較小。

而已有的SBFL結構浮空埋層與芯片的劃片道是相連接的，這將導致SBFL結構器件在耐受反向高壓時，浮空埋層空間耗盡層必然會與具有高缺陷密度的劃片道交疊而導致SBFL結構器件反向漏電增加，本發明的目的就是提出了一種解決這種問題方法。

發明內容

本發明解決上述SBFL結構器件在反向高壓時存在較大漏電問題的技術方案在于，一種降低浮空埋層半導體器件漏電流的方法，包括：

半導體材料1，第一外延層2，分裂浮空埋層3，第二外延層4，側壁摻雜深槽5，被保護器件6，表面結終端7，劃片道8。

半導體材料1、第一外延層2、第二外延層4都是相同導電雜質類型，分裂浮空埋層3、側壁摻雜深槽5與半導體材料1是相反導電雜質類型。

被保護器件6和表面結終端7都處于第二外延層4中，分裂浮空埋層3位于第二外延層4和第一外延層2之間，側壁摻雜深槽5穿透第二外延層4與分裂浮空埋層3相連接。

分裂浮空埋層3自身間距W1不大于所設計電壓在理想平行平面突變結情況下最大耗盡層厚度的8%，側壁摻雜深槽5與表面結終端7間距W3不小于所設計電壓在理想平行平面突變結情況下最大耗盡層厚度的25%，分裂浮空埋層3到側壁摻雜深槽5左側距離W2不小于所設計電壓在理想平行平面突變結情況下最大耗盡層厚度的25%，分裂浮空埋層3到側壁摻雜深槽5右側距離W4不小于所設計電壓在理想平行平面突變結情況下最大耗盡層厚度的30%。

分裂浮空埋層3到劃片道8距離不小于所設計電壓在理想平行平面突變結情況下最大耗盡層厚度的20%。

第一外延層2和第二外延層4雜質濃度相等，第一外延層2和第二外延層4雜質濃度為所設計電壓在理想平行平面突變結低摻雜區雜質濃度的1.7倍到2.2倍之間。