[發(fā)明專利]一種MOS晶體管及其制造方法

在審

• 申請?zhí)枺?/td>: 201310365604.1
• 申請日: 2013-08-20
• 公開（公告）號: CN104425590A
• 公開（公告）日: 2015-03-18
• 發(fā)明（設計）人: 王海強;汪銘
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/423;H01L29/08;H01L21/336;H01L21/28
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 駱蘇華

技術(shù)領(lǐng)域

本發(fā)明涉及半導體制備領(lǐng)域，尤其是涉及一種MOS晶體管及其制造方法。

背景技術(shù)

隨著集成電路（簡稱IC）技術(shù)不斷發(fā)展，“摩爾定律”得到不斷應驗，集成電路的集成度越來越高，器件的尺寸也隨之不斷減小，為此對于器件的穩(wěn)定性提出了新的挑戰(zhàn)。

然而，MOS晶體管器件的尺寸縮小后，MOS晶體管柵極在半導體襯底上所占面積減小，進而可能降低MOS晶體管的電流，并最終影響MOS晶體管器件的工作性能。

而且，參考圖1所示，MOS晶體管器件的尺寸縮小后，MOS晶體管的源極（S）和漏極（D）之間的溝道的寬度L會相應較小，源漏PN結(jié)分享溝道耗盡區(qū)（Well）電荷與溝道總電荷的比例隨之增大，造成各類短溝道效應（Short?Channel?Effict，簡稱SCE），并由此導致柵控制能力下降。

具體地，所述短溝道效應包括：在向MOS晶體管施加電壓后，MOS晶體管的源極（S）與漏極（D）耗盡區(qū)分別沿著A向和B向不斷擴展，而當溝道寬度L減小后，很可能導致源漏極的耗盡區(qū)向出現(xiàn)部分重疊而導致的源漏擊穿現(xiàn)象（Punch?Through），以及閾值電壓偏移現(xiàn)象和漏極感應勢壘降低（Drain?induction?barrier?lower，簡稱DIBL）等不良現(xiàn)象。

因此，隨著MOS晶體管尺寸減小，如何在不增加MOS晶體管的所占面面積條件下，增加MOS晶體管的電流，以及避免短溝道效應造成的MOS晶體管的性能缺陷以提高集成電路的性能，是本領(lǐng)域技術(shù)人員亟需解決的問題。

發(fā)明內(nèi)容

本發(fā)明解決的問題是提供一種MOS晶體管及其制造方法，其可有效增加MOS晶體管的電流和電流密度，又可避免短溝道效應等缺陷，從而提升MOS晶體管的性能。

為解決上述問題，本發(fā)明提供一種MOS晶體管，包括：在半導體襯底內(nèi)的阱區(qū)；

在半導體襯底內(nèi)的阱區(qū)；

嵌于阱區(qū)內(nèi)的柵極；

位于所述阱區(qū)內(nèi)，且位于所述柵極兩側(cè)的源極和漏極。

可選地，所述柵極在所述阱區(qū)內(nèi)的深度大于所述源極和漏極的深度。

可選地，所述柵極的深度為所述源極和漏極深度的1～5倍。

可選地，在俯視面，所述源極和漏極位于所述柵極中段部位的兩側(cè)。

可選地，還包括設置于所述阱區(qū)內(nèi)，且位于所述柵極兩側(cè)的輕摻雜區(qū)，所述輕摻雜區(qū)的深度小于源極和漏極。

可選地，所述輕摻雜區(qū)內(nèi)注入的離子與所述源極和漏極為相同類型。

可選地，所述柵極的材料為多晶硅。

可選地，所述柵極和半導體襯底之間還包括柵介質(zhì)層。

本發(fā)明還提供了一種MOS晶體管制造方法，包括：

提供半導體襯底；

向所述半導體襯底內(nèi)注入離子，形成阱區(qū)；

在所述阱區(qū)內(nèi)形成柵極開口，向所述柵極開口內(nèi)填充滿半導體材料，形成柵極；

在所述阱區(qū)內(nèi)，分別向所述柵極兩側(cè)注入離子，形成源極和漏極。

可選地，在所述柵極開口內(nèi)填充半導體材料前，還包括：

在所述柵極開口的側(cè)壁和底部形成柵介質(zhì)層。

可選地，形成所述柵介質(zhì)層的方法為熱氧化工藝。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點：

所述MOS晶體管的柵極嵌于所述半導體襯底的阱區(qū)內(nèi)，MOS晶體管的源漏極分別位于MOS晶體管的相對兩端。上述結(jié)構(gòu)在向MOS晶體管施加源漏電壓后，圍繞所述MOS晶體管，在所述MOS晶體管柵極的側(cè)壁以及底面同時出現(xiàn)載流子遷移，與現(xiàn)有位于阱區(qū)上方的柵極的MOS晶體管，源漏極之間的載流子僅經(jīng)過柵極底面出現(xiàn)載流子遷移相比，在MOS晶體管在半導體襯底上占用相同面積的條件下，本發(fā)明提供的技術(shù)方案可有效提高MOS晶體管的電流和電流密度，從而提高MOS晶體管的性能。

附圖說明

圖1是現(xiàn)有的MOS晶體管的結(jié)構(gòu)示意圖；

圖2～9是本發(fā)明的一個實施例提供的MOS晶體管制造流程示意圖；

圖10是本發(fā)明的另一個實施例提供的MOS晶體管的結(jié)構(gòu)示意圖；

圖11和12是本發(fā)明的一個實施例提供的MOS晶體管的工作原理圖。

具體實施方式