[發明專利]半導體器件及半導體器件的制造方法

有效

• 申請號: 201310334571.4
• 申請日: 2013-08-02
• 公開（公告）號: CN103579347A
• 公開（公告）日: 2014-02-12
• 發明（設計）人: 藤田和司;江間泰示;堀充明;鳥居泰伸
• 申請（專利權）人: 富士通半導體股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 張浴月;李玉鎖

技術領域

此處討論的實施例涉及一種半導體器件及半導體器件的制造方法。

背景技術

諸如LSI等半導體器件包括各種MOS（Metal?Oxide?Semiconductor，金屬氧化物半導體）晶體管。用于調節閾值電壓的雜質被注入到這些MOS晶體管的溝道中。然而，雜質并非均勻地分布在溝道中。這導致了雜質的位置變化。這種變化被稱為RDF（Random?Dopant?Fluctuation，隨機摻雜波動）。

在具有長柵極長度的世代中，RDF對閾值電壓的影響很小。然而隨著柵極長度越短，閾值電壓對RDF就越發敏感。閾值電壓很容易因RDF而改變。

為了抑制由于RDF導致的閾值電壓的變化，將具有低雜質濃度的非摻雜外延硅層用作溝道是有效的。

此外，使用這種非摻雜外延硅層的MOS晶體管在性能上仍有改進的空間。需要注意的是，與本申請相關的技術在日本特許專利公布第2012-79743號、第2002-9170號和第S63-169059號中被公開。

發明內容

在一個方案中，實施例的目的在于提供一種具有改進的MOS晶體管性能的半導體器件及該半導體器件的制造方法。

根據下面的實施例的一個方案，提供一種半導體器件的制造方法，包括：將第一雜質注入到包括第一區域和第二區域的半導體襯底的所述第一區域中；在所述半導體襯底的上表面上形成半導體層；在所述半導體層中和所述半導體襯底中形成溝槽；在所述溝槽中形成隔離絕緣膜；將第二雜質注入到所述第二區域中的所述半導體層中；在所述第一區域中的所述半導體層上形成第一柵絕緣膜；在所述第二區域中的所述半導體層上形成第二柵絕緣膜；在所述第一柵絕緣膜上形成第一柵電極；在所述第二柵絕緣膜上形成第二柵電極；在所述第一柵電極的兩側的所述半導體層中形成第一源極區和第一漏極區，所述第一源極區和所述第一漏極區具有與所述第一雜質的導電類型相反的導電類型；以及在第二柵電極的兩側的所述半導體層中形成第二源極區和第二漏極區，所述第二源極區和所述第二漏極區具有與所述第二雜質的導電類型相反的導電類型。

根據下面公開的實施例，在形成半導體層之后，將第二雜質離子注入到所述半導體層中。因此，控制所述注入條件使得所述第二雜質的濃度峰值的位置處在所述半導體層的上表面附近。這能夠增加所述半導體層的上表面中的所述第二雜質的濃度。這種增加能夠抑制所述上表面中的第二雜質的偏析，以及防止由于偏析在MOS晶體管的Vg-Id曲線中產生的駝峰（hump）。

附圖說明

圖1A到圖1R是在半導體器件的制造過程中用于評測的半導體器件的剖面圖；

圖2示出在用于評測的半導體器件中包括的NMOS晶體管的Vg-Id曲線；

圖3示出在用于評測的半導體器件中包括的PMOS晶體管的Vg-Id曲線；

圖4是在用于評測的半導體器件中包括的NMOS晶體管的平面圖；

圖5A是沿圖4中的線Y-Y的剖面圖，以及圖5B是有磨圓的肩部的元件隔離溝槽的剖面圖；

圖6A到圖6G是根據第一實施例的半導體器件的制造過程中的半導體器件的剖面圖；

圖7A示出根據比較例的第三MOS晶體管的Vg-Id曲線，圖7B示出根據第一實施例的第三MOS晶體管的Vg-Id曲線；

圖8示出在將BF₂用作形成第一實施例的第二p-型雜質區時的p-型雜質的情況下的第三MOS晶體管的Vg-Id曲線；

圖9示出第二n-型晶體管形成區中的半導體層的雜質的濃度分布；

圖10A到圖10C是作為對如何基于離子注入到第一實施例中的第一p-型雜質區中的碳的劑量而改變第一MOS晶體管的Vg-Id曲線的檢查結果而獲得的視圖；

圖11是作為對第一p-型雜質區中的硼的濃度分布如何依賴于第一實施例中的碳的離子注入條件的檢查結果而獲得的視圖；

圖12A到圖12D是示出通過改變第一實施例中的半導體層的膜厚度所獲得的第一MOS晶體管的Vg-Id曲線的視圖；

圖13A到圖13Q是根據第二實施例的半導體器件的制造過程中的半導體器件的剖面圖；以及

圖14示出第二實施例中的第三n-型晶體管形成區中的雜質的濃度分布。

具體實施方式

在對本實施例進行說明之前，將對由本申請的發明人所執行的評測結果進行說明。

圖1A到圖1R是在半導體器件的制造過程中用于評測的半導體器件的剖面圖。半導體器件使用通過外延生長方法形成的半導體層作為溝道，且對該半導體層制造如下。