[發明專利]帶非易失性存儲器的處理器芯片仿真器

在審

• 申請號: 201310330041.2
• 申請日: 2013-07-31
• 公開（公告）號: CN104346484A
• 公開（公告）日: 2015-02-11
• 發明（設計）人: 許國泰
• 申請（專利權）人: 上海華虹集成電路有限責任公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 戴廣志

1.一種帶非易失性存儲器的處理器芯片仿真器，其特征在于，包括：

一仿真芯片，其包括一仿真邏輯模塊和一處理器核；所述仿真邏輯模塊與處理器核通過一通信通道，以及第一時鐘信號線相連接；

一SRAM存儲器，通過標準數據/地址總線與所述仿真邏輯模塊和處理器核相連接；其包括程序存儲器區域和數據存儲器區域，且兩個存儲器區域的地址范圍不同；所述程序存儲器區域用于存放用戶程序，所述數據存儲器區域等效為實際產品芯片中的非易失性存儲器特性的數據存儲器，用于存放用戶數據；

一時鐘源；通過第二時鐘信號線與所述仿真芯片中的仿真邏輯模塊相連接；所述時鐘源通過第二時鐘信號線向仿真邏輯模塊輸出時鐘信號；仿真邏輯模塊通過第一時鐘信號線向處理器核輸出時鐘信號；所述時鐘信號是處理器核工作所需的主時鐘，沒有該主時鐘時處理器核無法讀取和執行用戶程序；

所述處理器核通過標準數據/地址總線從程序存儲器區域讀取用戶程序語句并執行；所述處理器核執行數據存儲器頁擦或片擦程序語句后通過通信通道告知仿真邏輯模塊；所述仿真邏輯模塊通過標準數據/地址總線向所述數據存儲器區域中的某段地址范圍寫入FFH數據，即相當于執行頁擦或片擦；同時仿真邏輯模塊停止通過第一時鐘信號線向處理器核輸出時鐘信號；仿真邏輯模塊完成頁擦或片擦后，恢復通過第一時鐘信號線向處理器核輸出時鐘信號，處理器核繼續讀取和執行用戶程序。