[發(fā)明專利]半導體裝置及其制造方法

有效

• 申請?zhí)枺?/td>: 201310327029.6
• 申請日: 2013-07-31
• 公開（公告）號: CN104347407B
• 公開（公告）日: 2017-10-31
• 發(fā)明（設計）人: 肖德元
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/335
• 分類號: H01L21/335;H01L29/78;H01L29/06
• 代理公司: 中國國際貿(mào)易促進委員會專利商標事務所11038
• 代理人: 劉劍波

技術領域

本發(fā)明涉及半導體裝置及其制造方法。

背景技術

高電子遷移率晶體管（High Electron Mobility Transistor，簡稱：HEMT）典型地可以包括調(diào)制摻雜異質(zhì)結(jié)及相應的源漏結(jié)構。由于存在于異質(zhì)結(jié)中的二維電子氣（Two Dimensional Electron Gas，簡稱：2-DEG）基本不受電離雜質(zhì)離子散射的影響，其遷移率非常高，因此HEMT器件近來受到許多關注。

隨著器件尺寸的降低，提出在HEMT裝置中使用諸如量子阱（Quantum Well，簡稱：QW）結(jié)構的超薄體（Ultra Thin Body，簡稱：UTB），來避免因MOS（Metal Oxide Semiconductor，金屬氧化物半導體）晶體管繼續(xù)按比例縮小至更小尺寸時引發(fā)嚴重的短溝道效應。

為了克服短溝道效應，量子阱晶體管從平面演進為非平面。然而，現(xiàn)有的非平面量子阱晶體管易于出現(xiàn)電荷溢出，從而影響了裝置性能。

發(fā)明概述

本發(fā)明的發(fā)明人發(fā)現(xiàn)上述現(xiàn)有技術中存在問題，并因此針對上述問題提出了新的技術方案以至少部分減輕或解決至少部分上述問題。

根據(jù)本發(fā)明的一個方面，提供一種制造半導體裝置的方法，包括：提供襯底結(jié)構，所述襯底結(jié)構包括襯底、以及形成在襯底表面上的鰭片式勢壘層；在所述鰭片式勢壘層的表面上形成量子阱材料層；以及，在量子阱材料層上形成勢壘材料層；其中所述量子阱材料層適于在其中形成電子氣。

在一個實施例中，所述襯底表面上還形成有與所述鰭片式勢壘層橫向鄰接的絕緣部；并且，在所述鰭片式勢壘層的表面上形成量子阱材料層的步驟包括：在所述鰭片式勢壘層的未被所述絕緣部覆蓋的表面上形成量子阱材料層。

在一個實施例中，形成柵極結(jié)構，所述柵極結(jié)構包括在勢壘材料層的一部分和絕緣部的一部分上的柵極絕緣層、在柵極絕緣層上的柵極、以及用于所述柵極的間隔物。

在一個實施例中，形成柵極結(jié)構，所述柵極結(jié)構包括至少在所述勢壘材料層的一部分上的柵極絕緣層、在柵極絕緣層上的柵極、以及用于所述柵極的間隔物。

在一個實施例中，上述方法還包括：以柵極結(jié)構為掩模進行蝕刻，直至暴露出鰭片式勢壘層的一部分；對柵極結(jié)構下方的量子阱材料層和勢壘材料層進行底切，擴大鰭片式勢壘層的被暴露部分；在鰭片式勢壘層的被暴露部分上生長半導體材料以形成源區(qū)和漏區(qū)。

在一個實施例中，襯底包括基底層、形成在基底層上的第一緩沖層和形成在第一緩沖層上的第二緩沖層；并且，提供襯底結(jié)構的步驟包括：在所述基底層的表面上形成第一緩沖層；在第一緩沖層的表面上形成第二緩沖層；在第二緩沖層的表面上形成勢壘層；對勢壘層進行圖案化，以形成所述鰭片式勢壘層；其中第一緩沖層的材料為SiGe或GaAs，第二緩沖層的材料為AlAs。

在一個實施例中，所述基底層的材料為硅。

在一個實施例中，鰭片式勢壘層的材料為InAlAs；量子阱材料層的材料為InGaAs；并且，勢壘材料層的材料為InP。

在一個實施例中，鰭片式勢壘層的厚度范圍可以為約10-500nm；量子阱材料層的厚度范圍可以為約10-100nm；和/或勢壘材料層的厚度范圍可以為約10-100nm。

在一個實施例中，所述量子阱材料層的形成和/或所述勢壘材料層的形成包括選擇性外延生長。

根據(jù)本發(fā)明的另一方面，提供一種半導體裝置，包括：襯底；在所述襯底表面上的鰭片式勢壘層；在所述鰭片式勢壘層表面上的量子阱材料層；以及，在量子阱材料層上的勢壘材料層；其中所述量子阱材料層適于在其中形成電子氣。

在一個實施例中，上述半導體裝置還包括：在所述襯底表面上的與所述鰭片式勢壘層橫向鄰接的絕緣部；并且，所述量子阱材料層形成在所述鰭片式勢壘層的未被所述絕緣部覆蓋的表面上。

在一個實施例中，上述半導體裝置還包括：柵極結(jié)構，其中所述柵極結(jié)構包括在勢壘材料層的一部分和絕緣部的一部分上的柵極絕緣層、在柵極絕緣層上的柵極、以及用于所述柵極的間隔物。

在一個實施例中，上述半導體裝置還包括：柵極結(jié)構，其中所述柵極結(jié)構包括至少在所述勢壘材料層的一部分上的柵極絕緣層、在柵極絕緣層上的柵極、以及用于所述柵極的間隔物。

在一個實施例中，上述半導體裝置還包括：在鰭片式勢壘層的被暴露部分上形成的源區(qū)和漏區(qū)。