[發明專利]一種高速互聯總線的報文過濾系統及方法

有效

• 申請號: 201310235489.6
• 申請日: 2013-06-14
• 公開（公告）號: CN103279442B
• 公開（公告）日: 2017-01-11
• 發明（設計）人: 周恒釗;陳繼承
• 申請（專利權）人: 浪潮電子信息產業股份有限公司
• 主分類號: G06F13/38
• 分類號: G06F13/38;G06F5/06
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種高速互聯總線的報文過濾系統，其特征在于：包括譯碼模塊、連接譯碼模塊的冒泡模塊、連接冒泡模塊的合并模塊、以及連接合并模塊的轉換模塊；其中，譯碼模塊按照點對點連接協議定義的報文編碼對總線上接收端的并行數據進行譯碼，以單獨標志標記每個報文是否有效；冒泡模塊根據譯碼模塊輸出的位向量對總線并行數據進行重新排序，若報文類型為空報文，則進行冒泡操作，使空報文之后的有效數據報文位置前移，排除空報文位置上的空穴；合并模塊的主要是將已經做完冒泡的有效報文數據與等待隊列數據進行合并；轉換模塊通過異步FIFO將FPGA芯片內部分為完全獨立的讀時鐘域和寫時間域，可以同時進行讀寫操作。

2.根據權利要求1所述高速互聯總線的報文過濾系統，其特征在于：所述譯碼模塊包括有譯碼器；所述譯碼器設有一個或多個使能控制輸入端，用來控制允許譯碼或禁止譯碼。

3.根據權利要求2所述高速互聯總線的報文過濾系統，其特征在于：所述譯碼器的譯碼邏輯采用報文操作符逐位比較的方法進行報文譯碼，解析出總線數據中的空報文和有效數據報文。

4.根據權利要求3所述高速互聯總線的報文過濾系統，其特征在于：冒泡模塊依次比較相鄰的兩個報文，若前面的報文是空報文，且后面的報文是有效數據報文，則將后面的報文位置前移1，否則不操作；從并行數據總線上的第1個報文和第2個報文開始，反復迭代，直至比較最后兩個報文，完成冒泡的整個過程。

5.根據權利要求4所述高速互聯總線的報文過濾系統，其特征在于：合并模塊將已經做完冒泡的有效報文數據與等待隊列數據進行合并，并根據合并后隊列的長度L判斷是否達到閾值，若達到則進行填裝操作，將合并后的數據寫入異步FIFO，否則將合并后的數據存放在等待隊列中，等待下一筆冒泡數據進行合并。

6.根據權利要求5所述高速互聯總線的報文過濾系統，其特征在于：轉換模塊的異步FIFO包含有一個獨立的讀端口和寫端口的RAM，讀寫端口擁有兩個計數器，產生相互獨立的讀寫地址。

7.一種高速互聯總線的報文過濾方法，其特征在于，包括如下步驟：

對高速互聯總線上傳輸的數據進行譯碼，解析譯碼總線上傳輸的數據，分析并丟棄其中無效的空報文，只保留有效數據報文；

對剩余的有效數據報文進行重新排序和合并；

通過冒泡的方式排除空報文位置上的空穴，組成全部有效的并行數據；

將過濾后且經過重新排序的數據寫入異步FIFO進行跨時鐘域轉換，從高頻轉換到低頻，與FPGA芯片內部邏輯時鐘頻率匹配。

8.根據權利要求7所述的高速互聯總線的報文過濾方法，其特征在于：通過專門的譯碼邏輯對總線上的報文進行譯碼，每個報文以單獨標志位標記是否有效，全部標志位組成數據總線的有效信息位向量。

9.根據權利要求8所述的高速互聯總線的報文過濾方法，其特征在于：通過數據總線有效信息位向量識別總線上的數據空穴，將排在空穴后的有效數據報文前移，通過冒泡的方式排除空穴，重新排序后所有有效數據報文無縫相連。

10.根據權利要求9所述的高速互聯總線的報文過濾方法，其特征在于：將有效數據填裝到異步FIFO中，將總線數據從傳輸總線上的高頻時鐘域轉換到芯片內部核心邏輯使用的低頻時鐘域。