[發明專利]集成有減振器的單一多晶硅MOSFET器件

有效

• 申請號: 201310231793.3
• 申請日: 2013-06-13
• 公開（公告）號: CN103515442A
• 公開（公告）日: 2014-01-15
• 發明（設計）人: 潘繼;伍時謙;安荷·叭剌
• 申請（專利權）人: 萬國半導體股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 上海信好專利代理事務所(普通合伙) 31249
• 代理人: 張靜潔;徐雯瓊

技術領域

本發明主要涉及半導體功率場效應晶體管器件（MOSFETs），尤其是非屏蔽柵極溝槽MOSFET（非-SGT?MOSFETs）。

背景技術

使用半導體功率場效應晶體管（MOSFET）器件的優勢之一在于，可以在很高的速度下“打開”和“關閉”器件。切換的速度越快，器件的效率越高，但當器件切換到“打開”狀態時，這也會導致相位節點的峰值電壓較高。該峰值電壓也稱為振蕩。用于直流-直流應用時，相位節點的峰值電壓應比器件V_DS額定值低80%（或者甚至更低），使器件保持足夠高的效率，并且避免出現EMI問題。然而，效率和振蕩之間存在一種取舍。因此，效率的提高所付出的代價是振蕩也隨之增強。

MOSFET的切換動作是受三個節點（即柵源電容C_GS、柵漏電容C_GD以及漏源電容C_DS）所影響的。MOSFET寄生電容通常在數據表參數中表示為C_iss（C_iss=C_GS+C_rss）、C_oss=（C_oss?=C_DS+C_rss）以及C_rss（C_rss=C_GD）。C_oss升高會使效率降低。

很大的C_oss總要利用SGT?MOSFET器件獲得。這些器件通常具有250-350pF/mm²的C_oss。如果需要更高的C_oss，設計師可以在器件晶片內或外在引入額外的減振器降低振蕩。然而，由于用SGT?MOSFET的屏蔽柵溝槽部分制成的本征減振器，雖然減振器電阻可調，但C_oss卻是固定的，也就很難在高效率下將C_oss電容降至250pF/mm²以下。因此，使用SGT?MOSFET時，因其C_oss很高，在效率和振蕩之間無法總是獲得適宜的平衡。

為了使器件設計更加靈活，最好從具有較低C_oss的器件開始。這將使設計師在C_oss和效率之間獲得最適宜的平衡，在達到指定的一組設計參數要求效率的同時，使振蕩最小化。這種設計可以選用非-SGT?MOSFET。典型的非-SGT?MOSFET器件的C_oss約為100pF/mm²。從電容的低能級開始，在150pF/mm²的范圍內，設計師能夠改變器件的C_oss和減振器電阻，使相位節點的峰值電壓不超過器件的最大工作狀態，同時使器件的工作效率最高。

在非-SGT?MOSFET器件中，可以通過在設計中集成減振器電路，來提高C_oss。眾所周知，減振器電路在本領域中用于降低MOSFET器件中的振蕩。減振器電路通常并聯在源極和漏極之間，作為一個外部元件。因此，減振器電容器增大了MOSFET的C_DS值。然而，在此之前，減振器并沒有集成在含有MOSFET的晶片中。利用SGT器件中的本征源極多晶硅，減振器電路目前僅部分集成在MOSFET器件中，提供可調節的電阻器，但是C_oss是固定的。在MOSFET中集成減振器電路的能力將使最終成品能夠更加靈活地提高或降低C_oss值，在實際電路中不需要額外的減振器，減小了印刷電路板（PCB）的面積。此外，無需使用額外的掩膜層，就能輕松完成虛擬設備的集成，降低了制造成本。

正是在這一前提下，提出了本發明所述的實施例。

發明內容

本發明提供一種集成有減振器的單一多晶硅MOSFET器件，能靈活提高或降低C_oss值，不需要額外的減振器，減小了印刷電路板的面積，無需使用額外的掩膜層，就能完成虛擬設備的集成，降低了制造成本。

為實現上述目的，本發明提供一種集成有減振器的單一多晶硅MOSFET器件，其特點是，該器件包含：

一個第一導電類型的半導體的襯底；

一個第一導電類型的半導體的漂流區，其形成在襯底上方，漂流區的摻雜濃度低于襯底；

一個第二導電類型的本體區，其形成在漂流區頂部，第二導電類型與第一導電類型相反；