[發明專利]存儲器存取方法、存儲器存取控制方法及存儲器控制器

有效

• 申請號: 201310220521.3
• 申請日: 2013-06-05
• 公開（公告）號: CN104064213B
• 公開（公告）日: 2017-06-16
• 發明（設計）人: 薛時彥
• 申請（專利權）人: 聯發科技股份有限公司
• 主分類號: G11C11/403
• 分類號: G11C11/403
• 代理公司: 北京萬慧達知識產權代理有限公司11111
• 代理人: 白華勝,段曉玲

技術領域

本發明是有關于存儲器裝置，更具體地，是有關于存儲器存取方法、存儲器存取控制方法及存儲器控制器。

背景技術

存儲器為例如筆記本電腦、平板計算機、智能手機等電子裝置的重要部件之一，可依據電源關閉后是否還能保存數據而區分為動態隨機存取存儲器(Dynamic Random Access Memory，DRAM)以及靜態隨機存取存儲器(Static Random Access Memory，SRAM)。DRAM具有面積小、價格低等優點，但在操作上必須時常刷新(refresh)以防止數據因漏電流而丟失，因此DRAM也有存取速度及消耗功率方面的問題。另一方面，SRAM在操作上不需時常刷新，具有存取速度可高速化及低消耗功率等優點，但由于通常一個SRAM單元是由6個晶體管所構成，因此會有高集成度困難及高價格等缺點。

偽靜態隨機存取存儲器(Pseudo Static Random Access Memory，PSRAM)為具有內建刷新電路以及地址控制電路的動態隨機存取存儲器，運作時與SRAM類似。在一些PSRAM中，為了節省接腳(pin)數，會將地址信息和存取數據復用至相同接腳，也就是說，輸入輸出數據與輸入地址的某些位共享總線。圖1所示為具有地址與數據復用總線(multiplexed address/data bus)的PSRAM的讀取(read)操作時序圖，該圖以大小為32Mb且具有16位的地址與數據復用總線的PSRAM為例。在此PSRAM中，數據D和地址信息ADD的較低位(0～15位)通過地址與數據復用總線傳輸，如地址與數據復用總線信號A/DQ[15:0]所示，而地址信息ADD的較高位(16～20位)通過地址總線傳輸，如地址總線信號A[20:16]所示。在讀取操作中，地址信息ADD被輸入至地址與數據復用總線以及地址總線，在寫入使能(enable)信號WE#不被使能且鎖存使能信號LE#被使能時，地址信息ADD被鎖存(latch)。在特定的存取時間之后，一個字(word)大小的數據D從地址與數據復用總線輸出。圖2所示為與圖1相同的PSRAM的突發讀取(burst read)操作時序圖。圖2所示為4個字的突發讀取。在突發讀取操作中，地址信息ADD被輸入至地址與數據復用總線以及地址總線，在寫入使能信號WE#不被使能且鎖存使能信號LE#被使能時，根據第一個時鐘信號CLK上升邊緣鎖存地址信息ADD。經過一些等待周期例如（3至8個時鐘周期）之后，字數據D[0]～D[3]在輸出使能信號OE#為低電平（如邏輯0）時從地址與數據復用總線連續輸出。

一般而言，在PSRAM的連續頁面(page)讀取操作中，每個頁面讀取周期中會先傳送讀取頁面的指令，例如輸入待讀取頁面的地址信息，接著讀取頁面數據，以此類推直到連續頁面讀取結束。然而在這種連續頁面讀取的操作中會有很多等待周期(wait cycle)，例如每個頁面讀取周期中都會有圖2所示的地址與數據復用總線信號A/DQ[15:0]上地址信息ADD與數據D[0]之間的等待周期，因此會降低數據讀取速率。同樣地，在PSRAM的連續頁面寫入操作中也可能會出現一些等待周期，降低數據寫入速率。尤其當PSRAM進行其內建的刷新操作時，為了避免刷新操作與讀取/寫入操作發生沖突，此時的等待周期可能會較長。綜上所述，PSRAM進行存取（讀取/寫入）操作時不必要的等待周期會影響數據存取速率。

發明內容

有鑒于此，本發明提供至少一種存儲器存取方法、存儲器存取控制方法及存儲器控制器。

本發明一實施例提供一種存儲器存取方法，適用于耦接至地址與數據復用總線與地址總線的存儲器裝置，該存儲器裝置包括存儲器陣列，其中該存儲器存取方法包括：通過該地址與數據復用總線接收地址信息的低位地址信號并通過該地址總線接收該地址信息的高位地址信號；通過該地址總線接收高階存取信號；以及根據該地址信息以及該高階存取信號，對該存儲器陣列進行存取操作以存取數據，并通過該地址與數據復用總線接收/傳送該數據。