[發明專利]埋入式字線結構及其形成方法

有效

• 申請號: 201310206507.8
• 申請日: 2013-05-29
• 公開（公告）號: CN103855079B
• 公開（公告）日: 2017-04-26
• 發明（設計）人: 樸仁鎬;海涅克·拉爾斯
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/528
• 代理公司: 北京同立鈞成知識產權代理有限公司11205
• 代理人: 臧建明

技術領域

本發明涉及一種半導體結構及其形成方法，尤其涉及一種埋入式字線(buried word line，簡稱buried WL)結構及其形成方法。

背景技術

非易失性存儲器有可多次進行數據的存入、讀取、擦除等特性，且即使當電源關閉時仍能夠保留已儲存的信息。因此，非易失性存儲器被廣泛應用于個人電腦及消費性電子產品中。

隨著非易失性存儲器的集成度越來越高，非易失性存儲器的關鍵尺寸也越來越小。埋入式字線結構通常使用在次28納米(sub-28nm)或更小的存儲器技術中以滿足元件尺寸縮小的需求。

舉例來說，在埋入式字線動態隨機存取存儲器(dynamic random access memory，簡稱DRAM)結構中，為了有效地整合主動區域(active area)與隔離區域，可將一部分埋入式字線用作單元(cell)中用于控制晶體管的主動字線，而另一部分埋入式字線可用作單元與單元之間(cell-to-cell)的隔離字線。然而，要用現有的制程步驟來有效形成上述結構是很困難的。

發明內容

有鑒于此，本發明提供一種埋入式字線結構及其形成方法。

本發明提供一種埋入式字線結構的形成方法，其中可用現有的制程步驟(諸如邏輯制程)來有效地整合主動區域與隔離區域。

本發明也提供一種埋入式字線結構，其中隔離字線相較于主動字線是較深且較窄的。

本發明提出一種埋入式字線結構的形成方法。在基底上依序形成第一掩膜層、夾層(interlayer)以及第二掩膜層，其中第二掩膜層具有交替排列的多個掩膜圖案與多個間隙(gap)，且間隙包括交替排列的多個第一間隙與 多個第二間隙。在各第一間隙中形成介電圖案且同時在各第二間隙的二側壁上形成二間隙壁(spacer)，其中在各第二間隙中相鄰的間隙壁之間形成第一溝槽(trench)且第一溝槽暴露部分第一掩膜層。移除掩膜圖案以形成多個第二溝槽。使用介電圖案與間隙壁作為掩膜來進行蝕刻制程，以使第一溝槽加深至基底中且第二溝槽加深至第一掩膜層中。

在本發明的一實施例中，上述的第二溝槽比第一溝槽寬。

在本發明的一實施例中，在蝕刻制程之后，所述形成方法還包括：將介電圖案及間隙壁移除；將夾層移除；以及使用第一掩膜層作為掩膜來加深第一與第二溝槽。

在本發明的一實施例中，在加深第一與第二溝槽的步驟之后，還包括：移除第一掩膜層；將第一導體填入第一溝槽中且將第二導體填入第二溝槽中。

在本發明的一實施例中，上述的第一導體用作隔離字線且第二導體用作主動字線。

在本發明的一實施例中，在加深第一與第二溝槽的步驟之后且在填入第一與第二導體的步驟之前，所述形成方法還包括形成柵介電層，所述柵介電層使主動字線與隔離字線中的每一者與基底分開。

在本發明的一實施例中，上述的第二間隙比第一間隙寬。

在本發明的一實施例中，上述的形成介電圖案及間隙壁的步驟包括以下步驟。在基底上形成介電層以完全填滿第一間隙，但不完全填滿第二間隙。對介電層進行間隙壁蝕刻直到掩膜圖案的頂表面暴露為止，以使剩余的介電層在第一間隙中形成介電圖案且在第二間隙的側壁上形成間隙壁。此外，進行間隙壁蝕刻的步驟還移除在第二間隙中未被間隙壁覆蓋的夾層。

在本發明的一實施例中，上述的介電層的材料包括氧化硅。

在本發明的一實施例中，上述的第一掩膜層與第二掩膜層由相同材料形成。

在本發明的一實施例中，在移除上述的掩膜圖案的步驟期間移除第一溝槽所暴露的第一掩膜層以及第二溝槽所暴露的夾層與部分第一掩膜層。

在本發明的一實施例中，上述的夾層與第一掩膜層或第二掩膜層不同。

在本發明的一實施例中，上述的第一掩膜層的材料包括碳。

在本發明的一實施例中，上述的第二掩膜層的材料包括碳。

在本發明的一實施例中，上述的夾層的材料包括氮氧化硅或氮化硅。

本發明也提出一種埋入式字線結構。此埋入式字線結構包括：基底，在基底中具有多個第一溝槽與多個第二溝槽；多個第一導體，分別填入第一溝槽中；以及多個第二導體，分別填入第二溝槽中。此外，第一溝槽相較于第二溝槽是較窄且較深的。

在本發明的另一實施例中，上述的第一導體用作隔離字線且第二導體用作主動字線。

在本發明的另一實施例中，埋入式字線結構還包括柵介電層，所述柵介電層經配置以將主動字線及隔離字線中的每一者與基底分開。