[發(fā)明專利]一種用于數(shù)字電視單頻網(wǎng)適配器的控制方法有效
| 申請(qǐng)?zhí)枺?/td> | 201310205705.2 | 申請(qǐng)日: | 2013-05-28 |
| 公開(kāi)(公告)號(hào): | CN103336712B | 公開(kāi)(公告)日: | 2017-04-19 |
| 發(fā)明(設(shè)計(jì))人: | 譚南;張偉忠;羅晴明 | 申請(qǐng)(專利權(quán))人: | 廣州中大電訊科技有限公司 |
| 主分類號(hào): | G06F9/46 | 分類號(hào): | G06F9/46;H04L29/08 |
| 代理公司: | 暫無(wú)信息 | 代理人: | 暫無(wú)信息 |
| 地址: | 510630 廣東省廣州市*** | 國(guó)省代碼: | 廣東;44 |
| 權(quán)利要求書(shū): | 查看更多 | 說(shuō)明書(shū): | 查看更多 |
| 摘要: | |||
| 搜索關(guān)鍵詞: | 一種 用于 數(shù)字電視 單頻網(wǎng) 適配器 控制 方法 | ||
1.一種用于數(shù)字電視單頻網(wǎng)適配器的控制方法,其特征在于,包括以下步驟:
步驟1:硬件初始化設(shè)置,設(shè)置ARM處理器、FPGA芯片及CPLD芯片;
步驟2:在ARM程序中運(yùn)行主處理線程和UDP發(fā)送線程,主處理線程輪詢遠(yuǎn)程方法調(diào)用的標(biāo)志位,UDP發(fā)送線程輪詢各個(gè)單頻網(wǎng)適配器板卡的狀態(tài);其中:所述步驟2具體包括:
步驟21:主處理線程輪詢遠(yuǎn)程方法調(diào)用的標(biāo)志位,一旦發(fā)現(xiàn)標(biāo)志位被置1,則將接收到的JSON格式的數(shù)據(jù)解析出來(lái);
步驟22:設(shè)置單頻網(wǎng)適配器的相關(guān)參數(shù),設(shè)置成功之后再將標(biāo)志位置0;
步驟23:設(shè)置生效的響應(yīng)信息由Ajax響應(yīng)來(lái)反饋給ExtJS Web頁(yè)面;
步驟24:UDP發(fā)送線程輪詢各個(gè)單頻網(wǎng)適配器板卡的狀態(tài),然后通過(guò)UDP數(shù)據(jù)包發(fā)送給Java APPlet;
步驟3:在Java程序中運(yùn)行UDP接收線程和JavaScript調(diào)用線程,UDP接收線程保持監(jiān)聽(tīng)狀態(tài);
步驟4:初始化多個(gè)單頻網(wǎng)適配器上的FPGA運(yùn)行參數(shù);其中:所述步驟4包括:
步驟41:檢查插槽上單頻網(wǎng)適配器板卡存在的信息;
步驟42:遍歷訪問(wèn)插槽;
步驟43:判斷是否存在單頻網(wǎng)適配器板卡;若不存在,則重復(fù)步驟42;若存在,則執(zhí)行步驟44;
步驟44:選通當(dāng)前訪問(wèn)的單頻網(wǎng)適配器板卡的FPGA寄存器,獲取FPGA類型,根據(jù)FPGA類型來(lái)燒寫(xiě)微碼;
步驟5:讀取EEPROM中的掉電記憶,其中:所述步驟5具體包括:
步驟51:設(shè)備重啟后必須能自動(dòng)延續(xù)上一次配置的參數(shù)并自動(dòng)的運(yùn)行,在存儲(chǔ)器中存儲(chǔ)EEPROM的文件信息,包括文件名、文件大小、修改時(shí)間和文件存儲(chǔ)首頁(yè)頁(yè)地址;
步驟52:讀取文件數(shù)據(jù),并與當(dāng)前的FPGA數(shù)據(jù)進(jìn)行對(duì)比,判斷是否一致,若一致則繼續(xù)讀取數(shù)據(jù)直至結(jié)束,若不一致則執(zhí)行步驟53;
步驟53:刪除存儲(chǔ)的數(shù)據(jù);
步驟54:重新組建數(shù)據(jù)結(jié)構(gòu)參數(shù),新建掉電記憶文件,存儲(chǔ)文件數(shù)據(jù);
步驟56:將獲取的掉電記憶文件寫(xiě)回FPGA中;
步驟57:重復(fù)步驟42。
2.如權(quán)利要求1所述的用于數(shù)字電視單頻網(wǎng)適配器的控制方法,其特征在于,所述步驟1具體包括:
步驟11:ARM處理器通過(guò)向內(nèi)存地址寫(xiě)數(shù)值的方式設(shè)置FPGA內(nèi)部的寄存器的值,從而控制單頻網(wǎng)適配器的運(yùn)行;
步驟12:ARM處理器通過(guò)PIO接口控制CPLD芯片,而CPLD芯片控制各個(gè)三態(tài)門(mén)芯片,實(shí)現(xiàn)地址選通,保證在任意時(shí)刻僅有一個(gè)FPGA芯片的地址總線和數(shù)據(jù)總線被選通,同時(shí),其它FPGA芯片的地址總線和數(shù)據(jù)總線被設(shè)置成高阻狀態(tài)。
3.如權(quán)利要求1所述的用于數(shù)字電視單頻網(wǎng)適配器的控制方法,其特征在于,所述步驟3具體包括:
步驟31:UDP接收線程保持監(jiān)聽(tīng)狀態(tài),一旦收到UDP數(shù)據(jù)包就對(duì)該數(shù)據(jù)包按照協(xié)議解析;
步驟32:JavaScript調(diào)用線程將解析出來(lái)的數(shù)據(jù)通過(guò)調(diào)用ExtJS Web頁(yè)面的方法即時(shí)更新界面的顯示狀態(tài)。
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