[發明專利]移位寄存單元、移位寄存器和顯示裝置

有效

• 申請號: 201310163879.7
• 申請日: 2013-05-07
• 公開（公告）號: CN103258495A
• 公開（公告）日: 2013-08-21
• 發明（設計）人: 青海剛;祁小敬
• 申請（專利權）人: 京東方科技集團股份有限公司;成都京東方光電科技有限公司
• 主分類號: G09G3/20
• 分類號: G09G3/20;G11C19/28
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 彭瑞欣;陳源

技術領域

本發明涉及有機發光顯示領域，具體地，涉及一種移位寄存單元、一種包括該移位寄存單元的移位寄存器和一種包括該移位寄存器的顯示裝置。

背景技術

隨著平板顯示的發展，高分辨率、窄邊框成為發展的潮流，而在顯示面板上集成柵極驅動電路是實現高分辨率、窄邊框顯示最重要的解決辦法。

圖1中所示的是現有的基本的移位寄存單元的電路圖，如圖1所示，該基本的移位寄存單元包括驅動晶體管T1、輸出下拉晶體管T2、復位晶體管T9、自舉電容20、存儲電容30、第一時鐘信號輸入端CK、第二時鐘信號輸入端CKB、驅動信號輸入端OUT（n-1）、復位端Reset和驅動信號輸出端OUT（n）。

在圖1中，上拉節點PU點為與驅動晶體管T1的柵極連接的節點，下拉節點PD為與輸出下拉晶體管T2的柵極連接的節點。從驅動信號輸入端OUT（n-1）輸入起始信號STV，VGL為低電平。圖2中所示的是圖1中的移位寄存單元在工作時各信號的時序圖，VGH為高電平。

a-si（非晶硅）和p-si（多晶硅）制成的薄膜晶體管為增強型薄膜晶體管，當使用增強型TFT技術制作該基本的移位寄存單元電路時，圖1中所示的移位寄存單元可以正常工作（如圖2的實線部分所示）。

近年來，氧化物薄膜晶體管作為一種非常有潛力的半導體技術，相比于p-si工藝更簡單，成本更低，相比于a-si遷移率更高，因而越來越受到重視，未來很可能是OLED，柔性顯示的主流背板驅動技術。然而氧化物薄膜晶體管具有耗盡型的特點（與增強型薄膜晶體管的差別見圖3和圖4，圖3為增強型薄膜晶體管的特性曲線圖）縱軸為薄膜晶體管漏極的電流，橫軸為柵源極的電壓，從圖3中所示的增強型薄膜晶體管的特性曲線圖中可以看出，當Vgs（柵源電壓）電壓為零時，id(漏極電流)為零，說明Vgs為零時，增強型薄膜晶體管完全關閉；從圖4中耗盡型薄膜晶體管的特性曲線圖中可以看出，同樣縱軸為漏極電流，橫軸為柵源電壓，但該圖顯示的卻是Vgs為零時，id遠大于零，而只有在柵源電壓為一定的負電壓時，id才為零。

如圖2中虛線部分所示，將耗盡型薄膜晶體管應用于圖1中所示的電路時，并不能正常工作。

發明內容

本發明的目的在于提供一種移位寄存單元、一種包括該移位寄存單元的移位寄存器和一種包括該移位寄存器的顯示裝置，所述移位寄存單元中可以使用耗盡型薄膜晶體管。

為了實現上述目的，作為本發明的一個方面，提供一種移位寄存單元，該移位寄存單元包括驅動信號輸入端、驅動信號輸出端、第一時鐘信號輸入端、第二時鐘信號輸入端、驅動晶體管和輸出下拉晶體管，其中，所述輸出下拉晶體管的柵極與所述第二時鐘信號輸入端相連，所述驅動信號輸入端輸入的低電平為第一低電平，所述輸出下拉晶體管的源極與第一低電平輸出端連接，所述第一時鐘信號輸入端和所述第二時鐘信號輸入端輸入的低電平均為第二低電平，所述第一低電平與所述第二低電平的差值大于所述下拉晶體管的臨界電壓的絕對值，使得所述下拉晶體管能夠在求值階段關閉。

優選地，所述驅動晶體管的柵極形成為上拉節點，所述移位寄存單元還包括與所述上拉節點連接的開關單元，所述開關單元能夠在預充電階段將所述上拉節點與所述驅動信號輸入端導通，以對與所述驅動晶體管并聯的電容充電，并且所述開關單元能夠在求值階段將所述上拉節點與所述驅動信號輸入端斷開，以防止所述上拉節點漏電。

優選地，所述開關單元包括第一開關晶體管和第二開關晶體管，所述第一開關晶體管的柵極與所述第二時鐘信號輸入端相連，所述第一開關晶體管的漏極與所述驅動信號輸入端相連，所述第一開關晶體管的源極與所述第二開關晶體管的漏極相連，所述第二開關晶體管的柵極與所述驅動信號輸入端相連，所述第二開關晶體管的源極與所述上拉節點相連。

優選地，所述移位寄存器單元包括下拉單元和下拉晶體管，所述下拉晶體管的柵極與所述下拉單元相連，所述下拉晶體管的源極與第二低電平輸出端相連，所述下拉單元能夠在求值階段將所述下拉晶體管關閉，并且在復位階段和非工作階段將所述下拉晶體管開啟，使得所述下拉晶體管能夠在所述復位階段和所述非工作階段將所述上拉節點的電平拉低至所述第二低電平。