[發(fā)明專利]半導(dǎo)體器件及其制造方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201310156840.2
• 申請(qǐng)日: 2013-04-28
• 公開（公告）號(hào): CN104124165B
• 公開（公告）日: 2018-09-18
• 發(fā)明（設(shè)計(jì)）人: 許杰
• 申請(qǐng)（專利權(quán)）人: 中國(guó)科學(xué)院微電子研究所
• 主分類號(hào): H01L21/336
• 分類號(hào): H01L21/336;H01L29/78;H01L29/06
• 代理公司: 北京藍(lán)智輝煌知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11345
• 代理人: 陳紅

本發(fā)明公開了一種半導(dǎo)體器件及其制造方法，包括：在襯底上形成沿第一方向延伸的多個(gè)鰭片和鰭片之間的溝槽；在溝槽中填充成應(yīng)力襯層；在應(yīng)力襯層中形成沿第二方向延伸的開口；在開口中形成沿第二方向延伸并且跨越多個(gè)鰭片的柵極堆疊。依照本發(fā)明的半導(dǎo)體器件及其制造方法，在鰭片之間、柵極堆疊兩側(cè)填充了應(yīng)力襯層，有效增大了溝道區(qū)載流子遷移率，提高了器件性能。

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，特別是涉及一種在體Si襯底上形成的具有應(yīng)力的三維多柵FinFET及其制造方法。

背景技術(shù)

在當(dāng)前的亞20nm技術(shù)中，三維多柵器件（FinFET或Tri--gate）是主要的器件結(jié)構(gòu)，這種結(jié)構(gòu)增強(qiáng)了柵極控制能力、抑制了漏電與短溝道效應(yīng)。

例如，雙柵SOI結(jié)構(gòu)的MOSFET與傳統(tǒng)的單柵體Si或者SOI MOSFET相比，能夠抑制短溝道效應(yīng)（SCE）以及漏致感應(yīng)勢(shì)壘降低（DIBL）效應(yīng)，具有更低的結(jié)電容，能夠?qū)崿F(xiàn)溝道輕摻雜，可以通過(guò)設(shè)置金屬柵極的功函數(shù)來(lái)調(diào)節(jié)閾值電壓，能夠得到約2倍的驅(qū)動(dòng)電流，降低了對(duì)于有效柵氧厚度（EOT）的要求。而三柵器件與雙柵器件相比，柵極包圍了溝道區(qū)頂面以及兩個(gè)側(cè)面，柵極控制能力更強(qiáng)。進(jìn)一步地，全環(huán)繞納米線多柵器件更具有優(yōu)勢(shì)。

現(xiàn)有的FinFET結(jié)構(gòu)以及制造方法通常包括：在體Si或者SOI襯底中刻蝕形成多個(gè)平行的沿第一方向延伸的鰭片和溝槽；對(duì)鰭片執(zhí)行離子注入或者沉積摻雜層并退火，在鰭片中部形成穿通阻擋層（PTSL）以抑制寄生溝道效應(yīng)；在溝槽中填充絕緣材料，回刻以露出部分鰭片，形成淺溝槽隔離（STI）；在鰭片頂部以及側(cè)壁沉積通常為氧化硅的較?。ɡ鐑H1～5nm）假柵極絕緣層，在假柵極絕緣層上沉積通常為多晶硅、非晶硅的假柵極層；刻蝕假柵極層和假柵極絕緣層，形成沿第二方向延伸的假柵極堆疊，其中第二方向優(yōu)選地垂直于第一方向；以假柵極堆疊為掩模，對(duì)鰭片進(jìn)行淺摻雜形成輕摻雜漏結(jié)構(gòu)（LDD）以抑制漏致感應(yīng)勢(shì)壘降低效應(yīng)；在假柵極堆疊的沿第一方向的兩側(cè)沉積并刻蝕形成柵極側(cè)墻；在柵極側(cè)墻的沿第一方向的兩側(cè)的鰭片上外延生長(zhǎng)相同或者相近材料形成源漏區(qū)，優(yōu)選采用SiGe、SiC等高于Si應(yīng)力的材料以提高載流子遷移率；優(yōu)選地，在源漏區(qū)上形成接觸刻蝕停止層（CESL）；在晶片上沉積層間介質(zhì)層（ILD）；刻蝕去除假柵極堆疊，在ILD中留下柵極溝槽；在柵極溝槽中沉積高k材料（HK）的柵極絕緣層以及金屬/金屬合金/金屬氮化物（MG）的柵極導(dǎo)電層，并優(yōu)選包括氮化物材質(zhì)的柵極蓋層以保護(hù)金屬柵極。進(jìn)一步地，利用掩?？涛gILD形成源漏接觸孔，暴露源漏區(qū)；可選地，為了降低源漏接觸電阻，在源漏接觸孔中形成金屬硅化物。填充金屬/金屬氮化物形成接觸塞，通常優(yōu)選填充率較高的金屬W、Ti。由于CESL、柵極側(cè)墻的存在，填充的金屬W、Ti會(huì)自動(dòng)對(duì)準(zhǔn)源漏區(qū)，最終形成接觸塞。此種接觸塞結(jié)構(gòu)也稱作自對(duì)準(zhǔn)接觸（SAC）。

然而，鑒于FinFET尺寸日益縮減（例如22nm以下乃至10nm左右），通過(guò)應(yīng)力層向溝道區(qū)施加應(yīng)力從而提高載流子遷移率、器件驅(qū)動(dòng)能力的方法變得日益困難，這是由于在微細(xì)尺寸上氮化硅、類金剛石無(wú)定形碳（DLC）等應(yīng)力襯層的保形性不再良好，容易與下層結(jié)構(gòu)發(fā)生剝離，導(dǎo)致局部或者整體應(yīng)力失效。

因此綜上所示，現(xiàn)有的體Si襯底制作的FinFET難以有效提高器件的驅(qū)動(dòng)能力。

發(fā)明內(nèi)容

由上所述，本發(fā)明的目的在于克服上述技術(shù)困難，提出一種新的FinFET結(jié)構(gòu)及其制造方法，能有效增大溝道區(qū)應(yīng)力從而提升載流子遷移率，并最終增強(qiáng)器件的驅(qū)動(dòng)能力。

為此，本發(fā)明提供了一種半導(dǎo)體器件制造方法，包括：在襯底上形成沿第一方向延伸的多個(gè)鰭片和鰭片之間的溝槽；在溝槽中填充成應(yīng)力襯層；在應(yīng)力襯層中形成沿第二方向延伸的開口；在開口中形成沿第二方向延伸并且跨越多個(gè)鰭片的柵極堆疊。

其中，應(yīng)力襯層的材質(zhì)包括氮化硅、DLC及其組合。

其中，對(duì)于PFET而言應(yīng)力襯層具有張應(yīng)力，對(duì)于NFET而言應(yīng)力襯層具有壓應(yīng)力。