[發明專利]半導體器件及其制造方法

有效

• 申請號: 201310142184.0
• 申請日: 2013-04-22
• 公開（公告）號: CN104112668B
• 公開（公告）日: 2018-06-22
• 發明（設計）人: 殷華湘;趙志國;朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28;H01L29/78;H01L29/423
• 代理公司: 北京藍智輝煌知識產權代理事務所(普通合伙) 11345
• 代理人: 陳紅

本發明公開了一種半導體器件及其制造方法，包括：在襯底上形成沿第一方向延伸的多個鰭片；在鰭片上形成沿第二方向延伸的假柵極堆疊結構；在假柵極堆疊結構沿第一方向的兩側形成柵極側墻的第一部分，同時在鰭片沿第二方向的兩側形成柵極側墻的第二部分；去除假柵極堆疊結構，形成柵極溝槽；在柵極溝槽中形成柵極堆疊結構。依照本發明的半導體器件及其制造方法，在鰭片側壁底部形成殘留側墻，能有效填充源漏接觸孔、減少或者消除填充孔隙，同時還能抑制源漏結與襯底的穿透漏電。

技術領域

本發明涉及一種半導體器件及其制造方法，特別是涉及一種能有效提高載流子遷移率的三維多柵FinFET及其制造方法。

背景技術

在當前的亞20nm技術中，三維多柵器件（FinFET或Tri-gate）是主要的器件結構，這種結構增強了柵極控制能力、抑制了漏電與短溝道效應。

例如，雙柵SOI結構的MOSFET與傳統的單柵體Si或者SOI MOSFET相比，能夠抑制短溝道效應（SCE）以及漏致感應勢壘降低（DIBL）效應，具有更低的結電容，能夠實現溝道輕摻雜，可以通過設置金屬柵極的功函數來調節閾值電壓，能夠得到約2倍的驅動電流，降低了對于有效柵氧厚度（EOT）的要求。而三柵器件與雙柵器件相比，柵極包圍了溝道區頂面以及兩個側面，柵極控制能力更強。進一步地，全環繞納米線多柵器件更具有優勢。

現有的FinFET結構以及制造方法通常包括：在體Si或者SOI襯底中刻蝕形成多個平行的沿第一方向延伸的鰭片和溝槽；在溝槽中填充絕緣材料形成淺溝槽隔離（STI）；在鰭片頂部以及側壁沉積通常為氧化硅的較薄（例如僅1～5nm）假柵極絕緣層，在假柵極絕緣層上沉積通常為多晶硅、非晶硅的假柵極層；刻蝕假柵極層和假柵極絕緣層，形成沿第二方向延伸的假柵極堆疊，其中第二方向優選地垂直于第一方向；以假柵極堆疊為掩模，對鰭片進行淺摻雜形成輕摻雜漏結構（LDD）以抑制漏致感應勢壘降低效應；在假柵極堆疊的沿第一方向的兩側沉積并刻蝕形成柵極側墻；在柵極側墻的沿第一方向的兩側的鰭片上外延生長相同或者相近材料形成源漏區，優選采用SiGe、SiC等高于Si應力的材料以提高載流子遷移率；在晶片上沉積層間介質層（ILD）；刻蝕去除假柵極堆疊，在ILD中留下柵極溝槽；在柵極溝槽中沉積高k材料的柵極絕緣層以及金屬/金屬合金/金屬氮化物的柵極導電層。進一步地，刻蝕ILD形成源漏接觸孔；為了降低源漏接觸電阻，在源漏接觸孔中形成金屬硅化物；填充金屬/金屬氮化物形成接觸塞。

然而，由于FinFET器件自身尺寸較小（例如22nm以下），源漏接觸孔也即Fin側壁底部的金屬硅化物填充困難，例如保形性差、容易出現孔隙等，使得降低源漏接觸電阻的設想難以實現。此外，由于距離襯底較近，例如金屬硅化物與鰭片襯底之間僅間隔了極薄的柵極絕緣層，通常在幾nm量級，容易導致源漏結與襯底的穿透漏電，使得器件失效。

發明內容

由上所述，本發明的目的在于克服上述技術困難，提出一種新的FinFET結構及其制造方法，能有效填充源漏接觸孔、減少或者消除填充孔隙，同時還能抑制源漏結與襯底的穿透漏電。

為此，本發明提供了一種半導體器件制造方法，包括：在襯底上形成沿第一方向延伸的多個鰭片；在鰭片上形成沿第二方向延伸的假柵極堆疊結構；在假柵極堆疊結構沿第一方向的兩側形成柵極側墻的第一部分，同時在鰭片沿第二方向的兩側形成柵極側墻的第二部分；去除假柵極堆疊結構，形成柵極溝槽；在柵極溝槽中形成柵極堆疊結構。

其中，形成柵極側墻的步驟進一步包括：在器件上形成柵極側墻材料層；控制刻蝕參數，減小側面的過刻蝕，使得柵極側墻材料層在假柵極堆疊結構沿第一方向的兩側留下柵極側墻的第一部分并且同時在鰭片沿第二方向的兩側留下柵極側墻的第二部分。

其中，形成柵極側墻的步驟之后進一步包括：在柵極側墻沿第一方向的兩側外延生長提升源漏區。

其中，形成提升源漏區之后進一步包括在提升源漏區與柵極側墻的第二部分上形成金屬硅化物。