[發明專利]模擬電路中的失真消除

有效

• 申請號: 201310135844.2
• 申請日: 2013-04-19
• 公開（公告）號: CN103378810A
• 公開（公告）日: 2013-10-30
• 發明（設計）人: A·M·A·阿利;P·博拉斯卡
• 申請（專利權）人: 美國亞德諾半導體公司
• 主分類號: H03F1/32
• 分類號: H03F1/32;H03F1/08
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 申發振

1.一種集成電路，包括：

主路徑，包括具有輸入阻抗的模擬電路；

源阻抗，表示驅動集成電路的輸入網絡的阻抗；以及

消除路徑，并行于所述主路徑，產生消除非線性電流以實質上消除拉至所述輸入阻抗的非線性電流，導致流經所述源阻抗的非線性電流的減少。

2.如權利要求1所述的集成電路，其中，由所述消除路徑產生的所述消除非線性電流和拉至所述輸入阻抗的所述非線性電流的幅度相等，且相位相反。

3.如權利要求1所述的集成電路，其中，所述消除路徑包括冗余的網絡，所述冗余的網絡的功能僅在于減少流經所述源阻抗的所述非線性電流。

4.如權利要求1所述的集成電路，其中，所述消除路徑包含功能性網絡，所述功能性網絡具有除了減少流經所述源阻抗的所述非線性電流之外的功能。

5.如權利要求1所述的集成電路，其中：

所述輸入網絡提供公共輸入電壓以驅動所述主路徑和所述消除路徑；

所述主路徑包括帶有耦接至采樣電容器的相應端的NMOS晶體管的采樣電路；以及

所述消除路徑包括晶體管，并且所述輸入網絡耦接至所述消除路徑的晶體管的柵極。

6.如權利要求1所述的集成電路，其中，消除分支含有多個NMOS晶體管。

7.如權利要求1所述的集成電路，其中，消除分支含有多個PMOS晶體管。

8.一種方法，包括：

提供并行于主電路路徑的消除電路路徑；

測量流經所述主電路路徑的電流以確定主路徑中的非線性電流分量；

測量流經所述消除電路路徑的電流以確定消除路徑中的非線性電流分量；

調整所述消除電路路徑的設計，直至所述消除路徑的測量的非線性分量與所述主路徑中的所述非線性電流分量幅度實質相等，且相位相反。

9.如權利要求8所述的方法，其中，所述非線性電流分量是流過所述主路徑和消除路徑的電流的二次和三次諧波。

10.如權利要求8所述的方法，其中，所述調整步驟包括：調整所述消除路徑中的晶體管的特性，并調整晶體管供電電壓。

11.如權利要求8所述的方法，其中，所述調整步驟包括：調整晶體管偏置電流。

12.如權利要求8所述的方法，其中，所述消除路徑包括冗余的網絡，所述冗余的網絡的功能僅在于消除所述主路徑中的所述非線性電流分量。

13.如權利要求8所述的方法，其中，所述消除電路包括功能性網絡，所述功能性網絡具有除了消除所述主路徑中的所述非線性電流分量之外的功能。

14.如權利要求8所述的方法，其中：

輸入網絡提供公共輸入電壓以驅動所述主路徑和所述消除路徑；

所述主路徑包括帶有耦接至采樣電容器的相應端的晶體管的采樣電路；以及

所述消除路徑包括晶體管，并且所述輸入網絡耦接至所述消除路徑的晶體管的柵極。

15.如權利要求8所述的方法，其中，所述消除路徑包括多個并行的NMOS晶體管。

16.如權利要求8所述的方法，其中，所述消除路徑包括多個并行的PMOS晶體管。

17.一種電路，包括：

采樣電路；以及

消除電路，并行于所述采樣電路，產生與由所述采樣電路產生的非線性電流分量幅度實質相等且相位相反的消除非線性電流分量，導致實質上消除由所述采樣電路產生的所述非線性電流分量。

18.如權利要求17所述的電路，其中，所述非線性電流分量是流過所述主電路和消除電路的電流的二次和三次諧波。

19.如權利要求17所述的電路，其中，所述消除電路包括冗余的單晶體管網絡，所述冗余的單晶體管網絡的功能僅在于消除所述主電路中的所述非線性電流分量。

20.如權利要求17所述的電路，其中，所述消除電路包括功能性網絡，所述功能性網絡具有除了消除主電路中的非線性電流分量之外的功能。